JPH0536889A

JPH0536889A - 半導体装置

Info

Publication number: JPH0536889A
Application number: JP3209932A
Authority: JP
Inventors: Noriyuki Kuragami; 典之倉上; Ken Uragami; 憲浦上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-07-26
Filing date: 1991-07-26
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】見掛け上の足数の増加を抑制しつつ、アウタ
リードの本数を実質的に増加させる。【構成】見掛け上１本のリードピン２２が、互いに内
外二重構造の第１リードピン２２Ａと第２リードピン２
２Ｂとにより構成されており、第１リードピン２２Ａと
第２リードピン２２Ｂとの間に絶縁筒２３が介設されて
いる。【効果】見掛け上１本のリードピン２２が２本のリー
ドピン２２Ａと２２Ｂとから構成されているので、実質
的なリードピン数は見掛け上１本のリードピン２２の２
倍になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体装置のアウタリードの実装密度を向上させる
技術に係り、例えば、ピン・グリッド・アレー・パッケ
ージを備えている半導体集積回路装置（以下、ＰＧＡ・
ＩＣということがある。）や、リードフレームが用いら
れて形成されたリード構造を備えている半導体集積回路
装置に利用して有効な技術に関する。

【０００２】

【従来の技術】従来の半導体装置は、例えば、特公昭６
３−４３５４号公報に記載されているように、半導体集
積回路が作り込まれた半導体ペレットが１個、リードフ
レームのタブに銀ペースト等から成るボンディング層を
介してボンディングされ、このペレットのボンディング
パッドと、複数本のインナリードにおける先端部とにワ
イヤの両端部がそれぞれボンディングされた後、ペレッ
ト、ワイヤ群およびインナリードが封止するパッケージ
が成形され、各インナリードに接続された各アウタリー
ドがパッケージの外部で所望の形状に成形されることに
より構成されている。

【０００３】したがって、このような従来の半導体装置
においては、パッケージの外部に実際に並べられたアウ
タリードの本数（以下、見掛け上の足の数ということが
ある。）は、インナリードの本数に原則として対応して
いる。但し、例外的に、複数本のインナリードが１本の
アウタリードに接続されたり、１本のインナリードが複
数本のアウタリードに接続されたりする場合がある。こ
の原則は、ＰＧＡ・ＩＣにおいても、同様である。

【０００４】この原則により、従来の半導体装置におい
ては、例えば、ＩＣの集積化やメモリーの多ビット化が
進展し、取り扱う信号数や信号の出入口（多ビット化）
が増加する場合には、パッケージから外部に突出された
見掛け上の足の数は、比例的に増加されることになる。

【０００５】

【課題を解決するための手段】しかしながら、従来の半
導体装置においては、集積化や多ビット化が進めば、パ
ッケージから外部に突出される実際上のアウタリード
数、すなわち、見掛け上の足の数が比例的に増加して行
くため、次のような問題点がある。

【０００６】見掛け上の足の数の増加に影響されて
パッケージが大型化するため、高密度実装化が妨げられ
る。

【０００７】パッケージの大型化を抑えて見掛け上
の足の数を増加させようとすると、隣合う足間のピッチ
が狭くなるため、実装時におけるはんだ付け部のブリッ
ジ現象等による短絡不良が発生する。

【０００８】本発明の目的は、見掛け上の足の数の増加
を抑制しつつ、高密度実装の要求に答えることができる
半導体装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【００１１】すなわち、電子回路が作り込まれている半
導体ペレットと、互いに絶縁されて半導体ペレットの外
方に放射状に配線されているとともに、半導体ペレット
の電極パッドにそれぞれ電気的に接続されている複数本
のインナリードと、各インナリードにそれぞれ電気的に
接続されているアウタリードと、前記半導体ペレットお
よび前記各インナリードを封止するように成形されてい
るパッケージとを備えている半導体装置において、前記
アウタリード群のうち少なくとも１本のアウタリードが
多重構造に構成されているとともに、互いに隣合わせの
パート部材同士が絶縁層により絶縁されていることを特
徴とする。

【００１２】

【作用】前記した手段によれば、パッケージの外部に突
出された見掛け上の足が多重構造に構成されているた
め、パッケージから突出された見掛け上の足数に対し
て、実質的なアウタリードの本数は増加されていること
になる。しかし、見掛け上の本数は増加を抑制されてい
るため、パッケージの大きさは抑制される。また、見掛
け上の本数が抑制されているため、その隣合う足間の距
離を狭小化しなくて済むことになる。

【００１３】

【実施例】図１は本発明の一実施例であるＰＧＡ・ＩＣ
の実装状態を示す正面断面図である。図２以降はそのＰ
ＧＡ・ＩＣの製造方法の各工程を示すものである。

【００１４】本実施例において、本発明に係る半導体装
置はＰＧＡ・ＩＣとして構成されている。このＰＧＡ・
ＩＣ３５は、絶縁基板としてのガラス強化プラスチック
（エポキシ樹脂系）が用いられて積層されて、略正方形
の板形状に形成されているベース１１と、このベース１
１の一主面にボンディングされており、電子回路が作り
込まれている半導体ペレット２６と、前記ベース１１に
互いに絶縁されるように放射状に配線されている複数本
のインナリード１６Ａ、１６Ｂと、各インナリード１６
Ａ、１６Ｂの内側先端部と半導体ペレット２６の各電極
パッド２７との間にそれぞれ橋絡されているワイヤ２８
群と、ベース１１の一主面に半導体ペレット２６、前記
インナリード１６Ａ、１６Ｂおよびワイヤ２８群を樹脂
封止するように成形されている気密封止パッケージ３０
とを備えている。

【００１５】前記ベース１１には内外多重構造のアウタ
リードとしてのリードピン２２が複数本、前記気密封止
パッケージ３０の内外方向に貫通するようにそれぞれ植
設されている。各多重構造のリードピン２２は、互いに
内外同心円に配されて絶縁筒２３を介して絶縁された丸
棒形状の第１リードピン２２Ａと、円筒形状の第２リー
ドピン２２Ｂとから構成されており、第１パート部材と
しての第１リードピン２２Ａは第１インナリード１６Ａ
に、第２パート部材としての第２リードピン２２Ｂは第
２インナリード１６Ｂにそれぞれ電気的に接続されてい
る。

【００１６】このように構成されているＰＧＡ・ＩＣ３
５は、次のような製造方法により製造されている。この
製造方法の説明により、本発明の一実施例である前記Ｐ
ＧＡ・ＩＣの構成についての詳細が共に明らかにされ
る。

【００１７】本実施例に係るＰＧＡ・ＩＣの製造方法に
は、ガラス強化プラスチック（エポキシ樹脂系）を用い
られて、図２および図３に示されているように製作され
たベース１１が使用される。ベース１１は第１枠部材１
２Ａおよび第２枠部材１２Ｂと、基板部材１３とを備え
ており、各枠部材１２Ａ、１２Ｂは内径が相異なる正方
形枠形状の板体にそれぞれ形成され、基板部材１３は両
枠部材１２Ａ、１２Ｂと同一の外形を有する正方形の板
体に形成されている。第１枠部材１２Ａには小径の第１
スルーホール１４Ａが多数個、周辺部に１列の略正方形
枠上にそれぞれ規則的に配されて、厚さ方向（以下、上
下方向とする。）に貫通するように開設されている。第
１スルーホール１４Ａの内周面には小径の第１スルーホ
ール導体１５Ａが被着されている。

【００１８】第１枠部材１２Ａの一端面（以下、上面と
する。）には電気配線としての第１インナリード１６Ａ
が複数本、第１枠部材１２Ａの内周辺縁から外周辺付近
に向けて放射状にそれぞれ配されて、かつ、互いに絶縁
するように形成されており、各第１インナリード１６Ａ
はその外側端部において各第１スルーホール導体１５Ａ
にそれぞれ電気的に接続されている。インナリード１６
Ａ群の形成方法としては、スクリーン印刷法や、銅箔を
ホトエッチングする方法等が使用される。第１インナリ
ード１６Ａの内側先端部のそれぞれは、第１枠部材１２
Ａの内側周辺部において周方向に適当なエアギャップを
置かれて放射状に配されることによって、後記するペレ
ット２６の各電極パッド２７にそれぞれ対向するように
なっている。

【００１９】第２枠部材１２Ｂには大径の第２スルーホ
ール１４Ｂが多数個、周辺部に１列の略正方形枠上にそ
れぞれ規則的に配されて、厚さ方向（以下、上下方向と
する。）に貫通するように開設されている。第２スルー
ホール１４Ｂの内周面には小径の第２スルーホール導体
１５Ｂが被着されている。

【００２０】また、第２枠部材１２Ｂの上面には第２イ
ンナリード１６Ｂが複数本、第２枠部材１２Ｂの内周辺
縁から外周辺付近に向けて放射状にそれぞれ配されて、
かつ、互いに絶縁するように形成されており、各第２イ
ンナリード１６Ｂはその外側端部において各第２スルー
ホール導体１５Ｂにそれぞれ電気的に接続されている。
第２インナリード１６Ｂの内側先端部のそれぞれは、第
２枠部材１２Ｂの内側周辺部において周方向に適当なエ
アギャップを置かれて放射状に配されることにより、後
記するペレット２６の各電極パッド２７にそれぞれ対向
するようになっている。

【００２１】前記両枠部材１２Ａ、１２Ｂと同一の外形
を有する正方形の板体に形成されている基板部材１３に
は、リードピン挿通用のスルーホール１８が多数個、周
辺部に１列の略正方形枠上にそれぞれ規則的に、かつ、
各枠部材１２Ａ、１２Ｂにおける各スルーホール１４
Ａ、１４Ｂと対向するように配されて、厚さ方向（以
下、上下方向とする。）に貫通するように開設されてい
る。

【００２２】また、基板部材１３の上面には、ボンディ
ング床を兼ねる磁気シールド層１９が銀箔や銅箔等の導
電材料が用いられて適当な手段により略全体的に敷設さ
れており、このシールド層１９は前記インナリード１６
Ａ、１６Ｂおよび後記するペレットの下方を被覆するよ
うになっている。このシールド層１９の各スルーホール
１８と対向する部分にはスルーホール２０が各スルーホ
ール導体１５Ｂと絶縁を維持するようにそれぞれ開設さ
れている。また、このスルーホール２０群のうち少なく
とも一個のスルーホール２０Ｃには、スルーホール導体
１５Ｃが被着されており、このスルーホール導体１５Ｃ
には磁気シールド層１９が電気的に接続されている。

【００２３】このように形成されている基板部材１３の
上面には前記のように形成されている第１枠部材１２Ａ
および第２枠部材１２Ｂが、上下で同心的に配されて接
着材等（図示せず）を介して接合されている。基板部材
１３が両枠部材１２Ａ、１２Ｂに同心的に配されて接合
されることにより、全体としてのベース１１の上面中央
部には正方形平板形状の凹部２１が上向きに形成された
状態になっている。この凹部２１の底部には、基板部材
１３に敷設された前記磁気シールド層１９の中央部がボ
ンディング床として露出した状態になっている。

【００２４】この接合状態において、基板部材１３に開
設された各スルーホール１８と、両枠部材１２Ａ、１２
Ｂに開設された各スルーホール１４Ａ、１４Ｂとはそれ
ぞれ一直線状に合致された状態になっている。互いに一
直線状に合致した各スルーホール１４Ａ、１４Ｂおよび
スルーホール１８のそれぞれには、多重構造のアウタリ
ード２２の各パート部材としての第１リードピン２２Ａ
および第２リードピン２２Ｂがそれぞれ嵌入されてお
り、各リードピン２２Ａ、２２Ｂは第１スルーホール導
体１５Ａおよび第２スルーホール導体１５Ｂを介して第
１インナリード１６Ａおよび第２インナリード１６Ｂに
それぞれ電気的に接続された状態になっている。

【００２５】ここで、多重構造のアウタリード２２にお
ける第１パート部としての第１リードピン２２Ａは、細
長い丸棒形状に形成されており、同じく第２パート部と
しての第２リードピン２２Ｂは細長い円筒形状に形成さ
れている。第１リードピン２２Ａは絶縁材料を用いられ
て細長い円筒形状に形成された絶縁筒２３を間に挟ん
で、第２リードピン２２Ｂに挿入されており、第１リー
ドピン２２Ａの上下端部は絶縁筒２３および第２リード
ピン２２Ｂからそれぞれ突出されている。第１リードピ
ン２２Ａの上側突出端部は第１枠部材１２Ａのスルーホ
ール１４Ａに嵌入されて、第１スルーホール導体１５Ａ
に電気的に接続されている。また、第２リードピン２２
Ｂの上側端部は第２枠部材１２Ｂのスルーホール１４Ｂ
に嵌入されて、第２スルーホール導体１５Ｂに電気的に
接続されている。このように第１リードピン２２Ａが第
２リードピン２２Ｂに嵌入された状態は、見掛け上１本
のリードピン（以下、見掛け上のリードピン２２という
ことがある。）の状態になっている。換言すれば、見掛
け上のリードピン２２は第１リードピン２２Ａと第２リ
ードピン２２Ｂの内外二重構造に構成されることによ
り、見掛け上１本の多重構造のアウタリードに構成され
ている。

【００２６】また、磁気シールド層１９に電気的に接続
されたスルーホール導体２１に対向する少なくとも１本
の第２リードピン２２Ａの外側には、第３のリードピン
２２Ｃが外側絶縁筒２４を介して嵌合されており、この
第３リードピン２２Ｃはスルーホール導体１５Ｃに接触
することにより、磁気シールド層１９に電気的に接続さ
れた状態になっている。そして、この第３のリードピン
２２Ｃが設けられた見掛け上のリードピン２２は、第１
パート部材としての第１リードピン２２Ａ、第２パート
部材としての第２リードピン２２Ｂおよび第３パート部
材としての第３リードピン２２Ｃが内外三重構造に構成
されていることになる。

【００２７】このように構成されているベース１１には
ペレット・ボンディング工程およびワイヤ・ボンディン
グ工程において、図４および図５に示されているよう
に、ペレットおよびワイヤがそれぞれボンディングされ
る。このペレットおよびワイヤ・ボンディング作業にお
いて、ベース１１はその凹部２１が上向きになった状態
に配される。

【００２８】まず、ペレットボンディング工程におい
て、ベース１１の凹部２１における底面に形成されたボ
ンディング床としての磁気シールド層１９上にボンディ
ング層２５を介して半導体ペレット２６（以下、ペレッ
トという。）がボンディングされる。ボンディング層２
５は銀ペーストや金−シリコン共晶層等の適当な材料に
より形成される。

【００２９】次いで、ワイヤ・ボンディング工程におい
て、ベース１１にボンディングされたペレット２６の各
電極パッド２７と、ベース１１に形成された各インナリ
ード１６Ａ、１６Ｂの先端部との間にワイヤ２８がその
両端部をボンディングされて、それぞれ橋絡される。ま
た、ペレット２６のモーストネガティブ電位をとるため
のグランド端子は、磁気シールド層１９にワイヤボンデ
ィング等の適当な手段により電気的に接続される（図示
せず）。

【００３０】このようにしてペレットおよびワイヤ・ボ
ンディングされた組立体２９には気密封止パッケージ３
０が、図６に示されているように成形される。

【００３１】すなわち、複数本のリードピン２２Ａが固
着されたベース１１の上面の周辺部には、ガラス強化プ
ラスチックが用いられて略正方形枠形状の平板に形成さ
れたダム３１がスルーホール１４を被覆するように配さ
れて固着されている。これにより、ベース１１上におけ
るダム３１の内側にはキャビティー３２が形成されるこ
とになる。

【００３２】そして、ダム３１上にはガラス強化プラス
チックが用いられて略正方形の平板形状に形成されたキ
ャップ３３がキャビティー３２を被覆するように配され
て、低融点ガラスやはんだ材料等から成る封止材層３４
を介して固着される。これにより、キャビティー３２内
部におけるペレット２６、ボンディングワイヤ２８およ
び各インナリード１６Ａ、１６Ｂの先端部が気密封止さ
れ、気密封止パッケージ３０が構成されることになる。

【００３３】以上のような工程を経ることにより、図６
に示されているように気密封止パッケージ３０を備えて
いる前記構成に係るＰＧＡ・ＩＣ３５が、製造されたこ
とになる。

【００３４】一方、このＰＧＡ・ＩＣ３５が実装される
実装基板４０は、図１に示されているように構成されて
いる。図１に示されている実装基板４０はガラス強化プ
ラスチック（エポキシ樹脂系）が用いられて製作された
ベース４１を備えている。このベース４１は一部のみが
図示されているが、所望の大きさおよび所望形状の板体
に形成されている。ベース４１におけるＰＧＡ・ＩＣ実
装位置の周辺部にはスルーホール４２が多数個、前記Ｐ
ＧＡ・ＩＣ３５の各見掛け上のリードピン２２にそれぞ
れ対応するように配されて、厚さ方向（以下、上下方向
とする。）に貫通するように開設されている。これらス
ルーホール４２の内周面には第１スルーホール導体４３
Ａと第２スルーホール導体４３Ｂとが下部および上部に
分離されてそれぞれ被着されている。

【００３５】ベース４１の実装面と反対側の主面（以
下、下面とする。）には信号線等の第１電気配線４４Ａ
が複数本、各第１スルーホール導体４３Ａからベース４
１の外周辺（図示せず）に向けて放射状にそれぞれ配さ
れて、かつ、互いに絶縁するように形成されており、各
第１電気配線４４Ａはその内側端部において各第１スル
ーホール導体４３Ａにそれぞれ電気的に接続されてい
る。

【００３６】ベース４１の実装面には信号線等の第２電
気配線４４Ｂが複数本、各第２スルーホール導体４３Ｂ
からベース４１の外周辺（図示せず）に向けて放射状に
それぞれ配されて、かつ、互いに絶縁するように形成さ
れており、この各第２電気配線４４Ｂはその内側端部に
おいて各第２スルーホール導体４３Ｂにそれぞれ電気的
に接続されている。なお、電気配線４４Ａおよび４４Ｂ
群の形成方法としては、スクリーン印刷法や、銅箔をホ
トエッチングする方法等が使用される。

【００３７】また、スルーホール４２に被着されたスル
ーホール導体４３Ａ、４３Ｂの内径のそれぞれは、前記
見掛け上のリードピン２２における小径の第１リードピ
ン２２Ａおよび大径の第２リードピン２２Ｂが嵌入し得
る寸法にそれぞれ設定されている。そして、各第１リー
ドピン２２Ａおよび第２リードピン２２Ｂは各スルーホ
ール導体４３Ａ、４３Ｂにそれぞれはんだ付け等によっ
て機械的かつ電気的にそれぞれ接続されるようになって
おり、これらスルーホール導体４３Ａ、４３Ｂを介して
信号線等の電気配線４４Ａ、４４Ｂにそれぞれ電気的に
接続されるようになっている。

【００３８】ベース４１の第３リードピン２２Ｃが配設
された特定の見掛け上のリードピン２２との対応位置に
は、モーストネガティブ電位配線としてのグランド配線
４５が、絶縁層４６を介して前記電気配線４４Ａ、４４
Ｂと同様に製作されて形成されており、このグランド配
線４５は特定の見掛け上のリードピン２２外周の第３リ
ードピン２２Ｃと電気的に接続されるようになってい
る。

【００３９】次に、前記構成に係るＰＧＡ・ＩＣ３５の
前記構成に係る実装基板４０への実装作業、および、そ
の作用を説明する。

【００４０】前記ＰＧＡ・ＩＣ３５は実装基板４０の上
面にその見掛け上のリードピン２２側が対向されるとと
ともに、各リードピン２２の多重構造の第１リードピン
２２Ａおよび第２リードピン２２Ｂが実装基板４０のス
ルーホール４２にそれぞれ上から挿入される。

【００４１】続いて、ＰＧＡ・ＩＣ３５が実装基板４０
上にセットされた状態で、リフローはんだ付け処理等が
実施されると、各多重構造のリードピン２２における第
１リードピン２２Ａおよび第２リードピン２２Ｂと、実
装基板４０の各スルーホール４２における第１スルーホ
ール導体４３Ａ、および第２スルーホール導体４３Ｂと
がはんだ付けされるため、ＰＧＡ・ＩＣ３５は実装基板
４０に電気的かつ機械的に接続された実装状態になる。
なお、第３リードピン２２Ｃが配設された三重構造のリ
ードピン２２においては、第３リードピン２２Ｃがグラ
ンド配線４５に電気的に接続された状態になる。

【００４２】この実装状態において、実装基板４０のグ
ランド配線４５を介してＰＧＡ・ＩＣ３５に通電される
と、ペレット２６は磁気シールド層１９にワイヤボンデ
ィングされていることによって磁気シールド層１９に電
気的に接続されているため、ペレット２６は磁気シール
ド層１９、第３リードピン２２Ｃおよびグランド配線４
５を通じてモーストネガティブ電位の状態になる。した
がって、磁気シールド層１９は電磁気的に安定した状態
になる。その結果、磁気シールド層１９は気密封止パッ
ケージ３０の内部に気密封止されているペレット２６お
よびインナリード１６Ａ、１６Ｂ群をきわめて効果的に
磁気遮蔽することになる。この磁気遮蔽効果により、外
部磁気ノイズ、内部磁気ノイズを相互に遮断することが
できるため、ＰＧＡ・ＩＣ３５の誤動作や、妨害電磁波
による障害の発生を防止することができる。

【００４３】また、ペレット２６が実装基板４０に磁気
シールド層１９および第３リードピン２２Ｃによって熱
伝導的に直接接続されているため、ペレット２６の発熱
等は磁気シールド層１９および第３リードピン２２Ｃを
通じて実装基板４０に熱伝導によって効果的に放熱され
ることになる。したがって、ＰＧＡ・ＩＣ３５の放熱性
能を高めることにより、ＰＧＡ・ＩＣ３５の電気的特性
および信頼性を高めることができる。

【００４４】前記実施例によれば次の効果が得られる。
パッケージの外部に突出された見掛け上のリードピ
ンが内外の多重構造に構成されているため、パッケージ
から突出された見掛け上のリードピン数に対して、実質
的なリードピンの本数は２倍に増加されていることにな
る。

【００４５】見掛け上のリードピンの本数は増加を
抑制されているため、パッケージの大きさは抑制され、
また、見掛け上のリードピンの本数が抑制されているた
め、その隣合うリードピン間の距離を狭小化しなくて済
むことになる。

【００４６】磁気シールド層に半導体ペレットをボ
ンディングし、この磁気シールド層を多重構造のリード
ピンの外側に配設された第３リードピンを介して実装基
板の電気配線に接続させることにより、磁気シールド層
をモーストネガティブ電位に設定することができるた
め、磁気シールド層を電磁気的に安定化させることがで
き、その結果、パッケージの内部に封止されている半導
体ペレットやリードをきわめて効果的に磁気遮蔽するこ
とができる。

【００４７】前記の磁気遮蔽効果により、外部磁
気ノイズ、内部磁気ノイズを相互に遮断することができ
るため、半導体装置の誤動作や、妨害電磁波による障害
の発生を防止することができる。

【００４８】図７は本発明の他の実施例である表面実装
形パッケージを備えているＩＣの実装状態を示す一部切
断正面図、図８はそのＩＣの樹脂封止パッケージを除い
た状態を示す一部省略斜視図である。

【００４９】本実施例２において、本発明に係る半導体
装置は、表面実装形パッケージを備えているＩＣとして
構成されている。このＩＣのパッケージは樹脂封止形に
成形されており、また、インナリードおよびアウタリー
ド群はリードフレームが用いられて形成されているとと
もに、各アウタリードは見掛け上、ガル・ウィング形状
に形成されている。すなわち、このＩＣは一般的にスモ
ール・アウトライン・パッケージを備えているＩＣに分
類されるものとして構成されている。

【００５０】本実施例に係るＩＣ（以下、変形ＳＯＰ・
ＩＣということがある。）５０は、表裏一対のリードフ
レーム組立体６０Ａ、６０Ｂを備えている。表側組立体
６０Ａと裏側組立体６０Ｂとは表裏対称形状にそれぞれ
構成されており、絶縁層６１を挟んで互いに背合わせに
接合されている。この接合状態で、両組立体６０Ａおよ
び６０Ｂには同一の樹脂封止パッケージ６２が樹脂成形
されており、樹脂封止パッケージ６２から互いに重合さ
れた多重構造のアウタリード６３が外部に突出されてガ
ルウィング形状に屈曲成形されている。

【００５１】表側組立体６０Ａと裏側組立体６０Ｂとは
表裏対称形状に構成されているので、その構造を表側組
立体６０Ａの符号を用いて代表的に説明する。すなわ
ち、表側組立体６０Ａは、集積回路が作り込まれた半導
体ペレット（以下、ペレットという。）５１Ａと、ペレ
ット５１Ａの２方に配線されている複数本のインナリー
ド５３Ａと、各インナリード５３Ａにそれぞれ一体的に
連結されているアウタリード５４Ａと、ペレット５１Ａ
の各電極パッド５２Ａとインナリード５３Ａの先端部と
にその両端部をそれぞれボンディングされて橋絡されて
いるボンディングワイヤ５６Ａと、ペレット５１Ａがボ
ンディング層５５Ａを介してボンディングされているタ
ブ５７Ａとを備えている。

【００５２】なお、表側組立体６０Ａのペレット５１Ａ
と、相手方の裏側組立体６０Ｂのペレット５１Ｂとは、
同種の集積回路が作り込まれたもの同士を使用してもよ
いが、例えば、表側組立体６０Ａに配されるペレット５
１Ａとしては、アナログ信号処理のための集積回路が作
り込まれたものを、裏側組立体６０Ｂに配されるペレッ
ト５１Ｂとしては、その処理信号を加工処理する機能を
発揮する集積回路が作り込まれたものを使用すると、多
機能をワンパッケージ化することができるという効果が
得られる。

【００５３】樹脂封止パッケージ６２から見掛け上突出
された各アウタリード６３は、表側組立体６０Ａのアウ
タリード（以下、表側アウタリードという。）５４Ａ
と、裏側組立体６０Ｂのアウタリード（以下、裏側アウ
タリードという。）５４Ｂとが絶縁層６１を挟んで互い
に接合された多重構造に構成されており、樹脂封止パッ
ケージ６２から突出されて略垂直に屈曲され、かつ、そ
の垂直部が水平に屈曲されている。各多重構造のアウタ
リード６３は、その表側アウタリード５４Ａの水平部が
外向きに屈曲されているとともに、その裏側アウタリー
ド５４Ｂの水平部が内向きに屈曲されている。したがっ
て、裏側アウタリード５４Ｂが内向きに屈曲されている
分だけ、多重構造のアウタリード６３はガル・ウィング
形状のアウタリードとは相違していることになる。

【００５４】一方、この変形ＳＯＰ・ＩＣ５０が実装さ
れる実装基板７０は、図７に示されているように構成さ
れている。図７に示されている実装基板はガラス強化プ
ラスチック（エポキシ樹脂系）が用いられて製作された
ベース７１を備えている。ベース７１の実装側の主面
（以下、上面とする。）におけるＳＯＰ・ＩＣ実装位置
の周辺部には、多重構造のランド７２が複数個、実装対
象物になる前記変形ＳＯＰ・ＩＣ５０における各多重構
造のアウタリード６３に対応するように２列にそれぞれ
配されて、はんだ材料が用いられて略長方形の小平板形
状に形成されている。

【００５５】各多重構造のランド７２は外側ランド７３
Ａと内側ランド７３Ｂとを備えており、外側ランド７３
Ａと内側ランド７３Ｂとは絶縁部７４を挟んで径方向に
隣合わせに直列に配列されている。そして、外側ランド
７３Ａは表側アウタリード５４Ａと対応し、内側ランド
７３Ｂは裏側アウタリード５４Ｂと対応するようになっ
ている。これら外側ランド７３Ａおよび内側ランド７３
Ｂ群は信号配線等（図示せず）に電気的に適宜接続され
ている。

【００５６】前記構成に係る変形ＳＯＰ・ＩＣ５０がこ
の実装基板７０に表面実装される際、この変形ＳＯＰ・
ＩＣ５０における多重構造のアウタリード６３の表側ア
ウタリード５４Ａおよび裏側アウタリード５４Ｂが実装
基板７０上の外側ランド７３Ａおよび内側ランド７３Ｂ
に、クリームはんだ材料（図示せず）を挟設されてそれ
ぞれ当接される。

【００５７】続いて、リフローはんだ処理等の適当な手
段により、クリームはんだ材料が溶融された後に固化さ
れると、各表側アウタリード５４Ａおよび裏側アウタリ
ード５４Ｂと、各外側ランド７３Ａおよび内側ランド７
３Ｂとの間には、はんだ付け部（図示せず）がそれぞれ
形成されることになる。このはんだ付け状態において、
変形ＳＯＰ・ＩＣ５０は実装基板７０に電気的かつ機械
的に接続され、表面実装された状態になる。

【００５８】前記実施例によれば次の効果が得られる。
樹脂封止パッケージ６２の外部に突出された見掛け
上１本のアウタリード６３が表裏二重構造に構成されて
いるため、樹脂封止パッケージ６２から突出された見掛
け上のアウタリード６３数に対して、実質的なアウタリ
ード５４Ａ、５４Ｂの本数は２倍に増加されていること
になる。

【００５９】見掛け上のアウタリード６３の本数は
増加を抑制されているため、樹脂封止パッケージ６２の
大きさは抑制され、また、見掛け上のアウタリード６３
の本数が抑制されているため、その隣合うアウタリード
６３、６３間の距離を狭小化しなくて済むことになる。

【００６０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６１】例えば、多重構造のリードピンやアウタリ
ードの見掛け上の本数や形状等は、半導体装置の使用条
件等に応じて適宜変更することが望ましい。アウタリー
ドの形状としては、ガル・ウィング形状に限らず、ＤＩ
Ｐ・ＩＣに使用されるスタンダード形状、Ｉ−リーリッ
ド形状、およびビームリード形状等が考えられる。

【００６２】また、磁気シールドは省略してもよいし、
放熱板を兼用してもよい。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＧＡ
・ＩＣおよび変形ＳＯＰ・ＩＣに適用した場合について
説明したが、それに限定されるものではなく、他の気密
封止形パッケージおよび樹脂封止パッケージを備えてい
るＩＣ、さらには、パワートランジスタや、その他の電
子装置全般に適用することができる。特に、本発明は、
高密度実装が要求される半導体装置に利用して優れた効
果が得られる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００６５】パッケージの外部に突出された見掛け上の
アウタリードが内外の多重構造に構成されているため、
パッケージから突出された見掛け上のアウタリード数に
対して、実質的なリードピンの本数を略２倍に増加させ
ることができる。

【００６６】反対に、見掛け上のアウタリードの本数は
増加を抑制されているため、パッケージの大きさを抑制
することができる。また、見掛け上のアウタリードの本
数が抑制されているため、その隣合うアウタリード間の
距離を狭小化を回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＰＧＡ・ＩＣの実装状
態を示す正面断面図である。

【図２】そのＰＧＡ・ＩＣの製造方法に使用されるベー
スを示す正面断面図である。

【図３】その一部省略平面図である。

【図４】ペレットおよびワイヤ・ボンディング工程後を
示す正面断面図である。

【図５】その一部省略平面図である。

【図６】パッケージの成形後を示す正面断面図である。

【図７】本発明の他の実施例である変形ＳＯＰ・ＩＣの
実装状態を示す一部切断正面図である。

【図８】そのＩＣの樹脂封止パッケージを除いた状態を
示す一部省略斜視図である。

【符合の説明】

１１…ベース、１２Ａ、１２Ｂ…枠部材、１３…基板部
材、１４Ａ、１４Ｂ…スルーホール、１５Ａ、１５Ｂ…
スルーホール導体、１６Ａ、１６Ｂ…インナリード、１
８…スルーホール、１９…磁気シールド層、２０…スル
ーホール、２１…凹部、２２…多重構造リードピン（多
重構造アウタリード）、２２Ａ、２２Ｂ…アウタリード
（パート部材）、２３…絶縁筒、２４…絶縁筒、２５…
ボンディング層、２６…半導体ペレット、２７…電極パ
ッド、２８…ワイヤ、２９…組立体、３０…気密封止パ
ッケージ、３１…ダム、３２…キャビティー、３３…キ
ャップ、３４…封止材層、３５…ＰＧＡ・ＩＣ（半導体
装置）、４０…実装基板、４１…ベース、４２…スルー
ホール、４３Ａ、４３Ｂ…スルーホール導体、４４Ａ、
４４Ｂ…電気配線、４５…グランド配線（モーストネガ
ティブ配線）、４６…絶縁層、５０…ＳＯＰ・ＩＣ（半
導体装置）、５１Ａ、５１Ｂ…ペレット、５２Ａ、５２
Ｂ…電極パッド、５３Ａ、５３Ｂ…インナリード、５４
Ａ、５４Ｂ…アウタリード、５５…ボンディング層、５
６Ａ、５６Ｂ…ボンディングワイヤ、５７Ａ、５７Ｂ…
…タブ、６０Ａ、６０Ｂ…リードフレーム組立体、６１
…絶縁層、６２…樹脂封止パッケージ、６３…多重構造
アウタリード、７０…実装基板、７１…ベース、７２…
多重構造ランド、７３Ａ、７３Ｂ…ランド、７４…絶縁
層。

Claims

【特許請求の範囲】

【請求項１】電子回路が作り込まれている半導体ペレ
ットと、互いに絶縁されて半導体ペレットの外方に放射
状に配線されているとともに、半導体ペレットの電極パ
ッドにそれぞれ電気的に接続されている複数本のインナ
リードと、各インナリードにそれぞれ電気的に接続され
ているアウタリードと、前記半導体ペレットおよび前記
各インナリードを封止するように成形されているパッケ
ージとを備えている半導体装置において、前記アウタリード群のうち少なくとも１本のアウタリー
ドが多重構造に構成されているとともに、互いに隣合わ
せのパート部材同士が絶縁層により絶縁されていること
を特徴とする半導体装置。
【請求項２】前記多重構造に構成されたアウタリード
のうち少なくとも一パート部材が、モーストネガティブ
電位を構成するアウタリードとして使用されており、こ
のアウタリードが前記半導体ペレットの全面と略対応す
るように構成された磁気シールド層に電気的に接続され
ていることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記アウタリード群がピングリッドアレ
イ構造にそれぞれ構成されており、そのうち少なくとも
１本は互いに同心円の多重構造に構成されているととも
に、内外隣合わせのパート部材同士が筒形状の絶縁層に
より絶縁されていることを特徴とする請求項１に記載の
半導体装置。
【請求項４】前記アウタリード群がリードフレームを
用いられて形成されたリード構造から成り、このリード
構造のアウタリードが絶縁層を介して表裏に重合された
多重構造に構成されていることを特徴とする請求項１に
記載の半導体装置。
【請求項５】請求項４に記載の半導体装置において、
多重構造のアウタリードの先端部が互いに反対方向にそ
れぞれ屈曲されていることを特徴とする半導体装置。