JPH0536897A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路の各ブロック内の各配線の長
さ等のばらつきを低減すると共に、ブロック間の平均配
線長を短縮する。 【構成】 階層設計により集積回路レイアウトを設計す
る際の、全体的機能を構成するそれぞれの機能モジュー
ル１２は、それぞれ異なった機能であり、用いられるセ
ルあるいは論理ゲート数も異なる。各機能モジュール内
の各部の細かい機能や、各機能モジュールの機能的関連
で隣接した機能モジュール１２との関係を考慮して、必
要に応じて機能モジュール１２を複数のブロック１４と
し、あるいは、機能的関連で隣接する機能モジュール１
２を併合することにより、集積回路レイアウトの際のブ
ロック１４の面積及び形状をほぼ同一にする。これによ
り、ブロック内の各配線の長さ等のばらつきを低減し、
ブロック間の平均配線長をも短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、階層設計により、全体
的機能を構成するための複数の機能に対応する機能モジ
ュールに従って回路をブロック化し、集積回路レイアウ
トを定めた半導体集積回路に係り、特に、タイミングエ
ラーを効果的に防止することができると共に、全体の処
理速度の向上をも図ることが可能な半導体集積回路に関
する。

【０００２】

【従来の技術】近年、益々半導体集積回路の集積度が高
くなるにつれ、半導体集積回路の回路設計作業量も増加
し、要求されている仕様を実現するための半導体集積回
路の回路設計作業内容も複雑になっている。

【０００３】半導体集積回路の回路設計方法としては、
従来から様々な手法が提案されている。

【０００４】例えば、階層設計、あるいはトップダウン
設計といわれる半導体集積回路の回路設計方法は、予め
決定されている全体の機能や性能から、順次機能を細分
化していき、大まかな部分から詳細な部分へと設計を進
めて行くという回路設計方法である。

【０００５】又、このような階層設計により半導体集積
回路の回路設計及び集積回路レイアウト設計を行う際に
は、予め決定されている全体的機能を構成するための複
数の機能に対応する機能モジュールに従って回路をブロ
ック化し、このようなブロック毎に集積回路レイアウト
を行った半導体集積回路がある。

【０００６】半導体集積回路の設計の際に、このような
階層設計を行うことにより、複数のブロックを複数の設
計者が並行して設計することができ、設計期間を短縮す
ることができる。

【０００７】又、このような階層設計によれば、過去に
既に一度設計を行ったことがあるブロックについては、
過去の設計実績を流用することができ、設計期間の短縮
や設計コストを低減することができる。

【０００８】図２は、階層設計による、ある半導体集積
回路のブロック図である。

【０００９】この図２において、半導体集積回路１の全
体的機能は、合計５個の機能となっている。

【００１０】又、この半導体集積回路１においては、全
体的構成が、合計５個の機能に対応する合計５個の機能
モジュールＡ〜Ｅにより構成されている。

【００１１】このような階層設計により、全体的機能を
構成する個々の機能モジュールが一旦決定されると、複
数の設計者により、それぞれの機能モジュールの回路設
計を並行して遂行することができ、設計機関を短縮する
ことができる。

【００１２】この図２に示される半導体集積回路１は、
システムクロック信号ＣＬＫに同期して該半導体集積回
路内部の各部の処理を行う同期式順序回路となってお
り、入力ＸＩＮ及び入力ＹＩＮに対する所定の処理を行
って、出力ＸＯＵＴ、及び出力ＹＯＵＴへ出力する。

【００１３】図３は、従来の集積回路レイアウト設計に
よる、前述の図２の半導体集積回路の集積回路レイアウ
ト図である。

【００１４】即ち、この図３の半導体集積回路チップ１
b においては、前述の図２の半導体集積回路１の回路全
てが構成されている。

【００１５】この図３におけるブロックＡ〜Ｅは、それ
ぞれ同符号の前述の図２の機能モジュールＡ〜Ｅに対応
するブロックとなっている。

【００１６】又、この図３の半導体集積回路チップ１b
の周囲の４辺には、合計１６×４個のＩＯバッファ１０
が設けられている。該、ＩＯバッファ１０は、入力バッ
ファ又は出力バッファのいずれかであって、該半導体集
積回路チップ１b の内部と外部との信号の伝達の際用い
られる。

【００１７】特に、符号ＣＬＫ１が付されたＩＯバッフ
ァ１０は、該半導体集積回路チップ１b の内部で用いら
れるシステムクロック信号を、該半導体集積回路チップ
１bの外部から入力する際用いられる入力バッファであ
る。

【００１８】以上、図２及び図３を用いて説明したとお
り、前述のような多くの特徴を有する階層設計により、
回路設計及び集積回路レイアウト設計を行うことができ
る。

【００１９】

【発明が解決しようとする課題】しかしながら、図３を
用いて、前述した、階層設計による従来の集積回路レイ
アウト設計により設計された半導体集積回路は、全体的
機能を構成するための複数の機能に対応する機能モジュ
ール毎のブロック内において、各配線の長さ等が大きく
ばらついてしまうことがあった。

【００２０】これは、あるブロックの機能がより多くな
った場合には、このようなブロックの大きさが大きくな
ってしまうためである。このように大きくなってしまっ
たブロック内においては、比較的長い配線が発生してし
まい、各配線の長さのばらつきが発生してしまう。

【００２１】例えば、前述の図３においては、符号ＣＬ
Ｋ１の付された入力バッファであるＩＯバッファ１０か
らシステムクロック信号を入力しているセル b１とセル
b２では、該ＩＯバッファ１０からの配線長が大きく異
なってしまっている。従って、このような場合には、半
導体集積回路内部の回路の動作にタイミングエラーが起
り易くなってしまう。従って、このようなタイミングエ
ラーを防止するためには、該半導体集積回路の動作に用
いられているシステムクロック信号のクロック周波数を
低くして、全体の動作速度を遅くしなければならないと
いう問題が生じてしまう。

【００２２】又、図３を用いて前述した、階層設計によ
る、従来のこの集積回路レイアウト設計による半導体集
積回路においては、機能モジュール毎のブロック間の平
均配線長が長くなってしまい、全体の処理速度が低下し
てしまうという問題もある。

【００２３】このようにブロック間の平均配線長が長く
なってしまう問題の原因としては、あるブロックの機能
が多くなってしまい、該ブロックの大きさが大きくなっ
てしまうと、該ブロックの周囲等のブロック間の配線長
が長くなってしまうためである。

【００２４】本発明は、前記従来の問題点を解決するべ
くなされたもので、階層設計により、全体的機能を構成
するための複数の機能に対応する機能モジュールに従っ
て回路をブロック化し、集積回路レイアウトを定めた半
導体集積回路において、前記ブロック内の各配線の長さ
等のばらつきを低減して、前記ブロック内での信号伝達
の較差を減少してタイミングエラーを効果的に防止する
ことができると共に、前記ブロック間の平均配線長を短
くして、全体の処理速度の向上をも図ることが可能な半
導体集積回路を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明は、階層設計によ
り、全体的機能を構成するための複数の機能に対応する
機能モジュールに従って回路をブロック化し、集積回路
レイアウトを定めた半導体集積回路において、各機能モ
ジュール内の各部の細かい機能や、各機能モジュールの
機能的関連で隣接する他機能モジュールとの関係を考慮
して、必要に応じて機能モジュールを複数のブロックと
し、あるいは、機能的関連で隣接する機能モジュールを
併合することにより、ブロック間の接続関係をレイアウ
トの配置に直接反映し、前記課題を達成したものであ
る。

【００２６】

【作用】本発明は、階層設計により集積回路レイアウト
を定めた半導体集積回路において、ブロック内の各配線
の長さ等のばらつきの低減や、ブロック間の平均配線長
を短縮するために、集積回路レイアウトを定める際の、
機能モジュールに従って決定された各ブロックの面積及
び形状を、互いにほぼ同一となるようにしている。

【００２７】階層設計において、全体的機能を構成する
各機能モジュールは、互いに備えている機能が異なるだ
けでなく、機能の量も異なるものである。

【００２８】このため、このような機能モジュールをそ
れぞれブロック化した場合には、各ブロックを構成する
セル（論理ゲート）の数は異なってしまう。このため、
これらのブロック間においては、面積の較差が生じてし
まうものである。

【００２９】従って、本発明では、全体的機能を構成す
る各機能モジュールを、必要に応じて複数のブロックに
分割するようにしている。あるいは、本発明では、全体
的機能を構成する機能モジュールを、必要に応じて併合
するようにしている。

【００３０】これにより、集積回路レイアウトを定める
際のブロックの面積及び形状を互いにほぼ同一となるよ
うにしている。

【００３１】又、本発明においては、このような機能モ
ジュールの分割あるいは併合の際には、各機能モジュー
ル内の更に細かい機能や、各機能モジュールの機能的に
隣接する他の機能モジュールとの関係を考慮するように
している。

【００３２】従って、本発明によれば、階層設計による
集積回路レイアウトを行った半導体集積回路において、
ブロック内の各配線の長さ等のばらつきを低減して、タ
イミングエラーを効果的防止することができるだけでな
く、ブロック間の平均配線長をも短くして、全体の処理
速度の向上をも図ることもできる。

【００３３】又、本発明によれば、各ブロックの配置換
え等の集積回路レイアウト設計時の作業が容易になり、
半導体集積回路の設計の際のＴＡＴ（ＴurnＡround Ｔi
me）短縮や、全体の処理速度の向上等の効果をも得るこ
とができる。

【００３４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３５】図１は、本発明の実施例の半導体集積回路
の集積回路レイアウト図である。

【００３６】この図１において、符号１０は、前述の図
３の同符号のものと同一のものである。

【００３７】この図１に示される半導体集積回路チップ
１a においては、図２を用いて前述した回路が構成され
ている。

【００３８】この図１に示される半導体集積回路チップ
１a の集積回路レイアウト設計に当っては、まず、全体
的機能を構成する機能毎の各機能モジュールについて、
それぞれの機能を構成する更に細かい機能や、それぞれ
の機能モジュールの機能的関連で隣接する他機能モジュ
ールとの関係を調べるようにしている。

【００３９】この結果は、次のとおりである。

【００４０】 （１）機能モジュールＡ 細分化機能モジュールＡ１ 隣接モジュール：外部入出力、Ａ２、Ｂ１、Ｂ２ ブロックサイズ：０．９ 細分化機能モジュールＡ２ 隣接モジュール：Ａ１、Ｂ１、Ｂ２、Ｄ１、Ｅ１ ブロックサイズ：０．８

【００４１】 （２）機能モジュールＢ 細分化機能モジュールＢ１ 隣接モジュール：外部入出力、Ａ１、Ａ２、Ｂ４、Ｃ１ ブロックサイズ：０．８ 細分化機能モジュールＢ２ 隣接モジュール：Ａ１、Ａ２、Ｂ３ ブロックサイズ：０．８ 細分化機能モジュールＢ３ 隣接モジュール：外部入出力、Ｂ２、Ｅ１ ブロックサイズ：０．９ 細分化機能モジュールＢ４ 隣接モジュール：Ｂ１、Ｃ１、Ｄ１ ブロックサイズ：０．３

【００４２】 （３）機能モジュールＣ 細分化機能モジュールＣ１ 隣接モジュール：Ｂ１、Ｂ４、Ｄ１ ブロックサイズ：０．６

【００４３】 （４）機能モジュールＤ 細分化機能モジュールＤ１ 隣接モジュール：Ａ２、Ｂ４、Ｃ１、Ｅ２ ブロックサイズ：０７

【００４４】 （５）機能モジュールＥ 細分化機能モジュールＥ１ 隣接モジュール：Ａ２、Ｂ３、Ｅ２ ブロックサイズ：０．９ 細分化機能モジュールＥ２ 隣接モジュール：Ｄ１、Ｅ１ ブロックサイズ：０．８

【００４５】このように、前述の図２のブロック図の回
路の機能モジュールＡ〜Ｅは、それぞれの機能モジュー
ル内の更に細かい機能に着目して分割することにより、
合計１０個の細分化機能モジュールＡ１、Ａ２、Ｂ１〜
Ｂ４、Ｃ１、Ｄ１、Ｅ１、Ｅ２に分割している。

【００４６】又、上記細分化機能モジュール毎に記され
た「隣接モジュール」は、機能的に関連のある、他の細
分化機能モジュールを示している。又、上記細分化機能
モジュール毎に記した「ブロックサイズ」は、それぞれ
の細分化機能モジュールの、標準ブロックサイズに対す
る比率である。

【００４７】各細分化機能モジュールＡ１、Ａ２、Ｂ１
〜Ｂ４、Ｃ１、Ｄ１、Ｅ１、Ｅ２のブロックサイズは、
全て“１”以下となっており、基本ブロックサイズ内に
収まる大きさとなっている。

【００４８】又、細分化機能モジュールＢ４と細分化機
能モジュールＣ１とのそれぞれの隣接モジュールに着目
すると、この２つの細分化機能モジュールＢ４、Ｃ１は
互いに密接な細分化機能モジュールとなっている。又、
この細分化機能モジュールＢ４のブロックサイズは
“０．３”であり、この細分化機能モジュールＣ１のブ
ロックサイズは“０．６”であるので、これら２つの細
分化機能モジュールＢ４、Ｃ１を併合したとしても、ブ
ロックサイズは“０．９”であるので、基本ブロックサ
イズに収まる。

【００４９】従って、本実施例においては、集積回路レ
イアウト設計を行う際の機能モジュールに従った各ブロ
ック、即ち、図１において符号Ａ１、Ａ２、Ｂ１〜Ｂ
３、Ｃ、Ｄ、Ｅ１、Ｅ２で示される各ブロックを、以下
のように決定している。

【００５０】（１）ブロックＡ１、Ａ２、Ｂ１〜Ｂ３、
Ｄ、Ｅ１、Ｅ２、即ちブロックＣ以外のブロックは、そ
れぞれ１個の細分化機能モジュールで構成する。即ち、
ブロックＡ１、Ａ２、Ｂ１〜Ｂ３、Ｄ、Ｅ１、Ｅ２は、
それぞれ順に、機能モジュールＡ１、Ａ２、Ｂ１〜Ｂ
３、Ｄ１、Ｅ１、Ｅ２で構成される。

【００５１】（２）ブロックＣは、機能モジュールＢ４
と機能モジュールＣ１とを併合して構成する。

【００５２】従って、図１に示される半導体集積回路チ
ップ１a においては、この図１に図示される如く、合計
９個のブロックＡ１、Ａ２、Ｂ１〜Ｂ３、Ｃ、Ｄ、Ｅ
１、Ｅ２は、互いに同一の面積であり、且つ、全て正方
形の形状となっている。

【００５３】又、この図１に図示される如く、これらブ
ロックＡ１、Ａ２、Ｂ１〜Ｂ３、Ｃ、Ｄ、Ｅ１、Ｅ２の
それぞれの配置は、それぞれのブロックが構成する細分
化機能モジュールの前述の隣接モジュールの条件を満足
するものとなっている。

【００５４】従って、本実施例によれば、半導体集積回
路チップ上のブロック間の平均配線長はより短くされて
おり、全体の処理速度が向上されている。又、それぞれ
のブロックの大きさが等しくされているので、ブロック
内の各配線の長さ等のばらつきも低減され、タイミング
エラーを効果的に防止することができている。従って、
該半導体集積回路の処理に用いられているシステムクロ
ック信号の周波数を向上させて、全体の処理速度を向上
させることも可能である。

【００５５】なお、この図１におけるセル b１及びセル
b２は、前述の図３のセル b１及びセル b２にそれぞれ
対応するものであるが、本実施例においては、これらセ
ル b１とセル b２との間におけるシステムクロック信号
の信号伝達の較差が減少され、タイミングエラーが効果
的に防止されている。即ち、この図１においては、セル
b１のセル b２を、共にシステムクロックの入力に用い
られているＩＯバッファ１０に接近して配置されてい
る。即ち、セル b１は、符号ＣＬＫ３の付されたＩＯバ
ッファ１０に接近して配置されている。又、セル b２
は、符号ＣＬＫ２が付されたＩＯバッファ１０に接近し
て配置されている。

【００５６】

【発明の効果】以上説明したとおり、本発明によれば、
階層設計により、全体的機能を構成するための複数の機
能に対応する機能モジュールに従って回路をブロック化
し、集積回路レイアウトを定めた半導体集積回路におい
て、前記ブロック内の各配線の長さ等のばらつきを低減
して、前記ブロック内での信号伝達の較差を減少してタ
イミングエラーを効果的に防止することができると共
に、又、前記ブロック間の平均配線長を短くして、全体
の処理速度の向上をも図ることができるという優れた効
果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施例の半導体集積回路の集
積回路レイアウト図である。

【図２】図２は、階層設計による、ある半導体集積回路
のブロック図である。

【図３】図３は、従来の集積回路レイアウト設計によ
る、前記半導体集積回路の集積回路レイアウト図であ
る。

【符号の説明】

１…半導体集積回路、 １a 、１b …半導体集積回路チップ、 １０…ＩＯバッファ、 １２…機能モジュール、 １４…ブロック、 ＣＬＫ、ＣＬＫ１〜ＣＬＫ３…システムクロックの入力
に用いられるＩＯバッファ、 b１、 b２…セル。

Claims (1)

1. 【特許請求の範囲】 【請求項１】階層設計により、全体的機能を構成するた
   めの複数の機能に対応する機能モジュールに従って回路
   をブロック化し、集積回路レイアウトを定めた半導体集
   積回路において、 各機能モジュール内の各部の細かい機能や、各機能モジ
   ュールの機能的関連で隣接する他機能モジュールとの関
   係を考慮して、必要に応じて機能モジュールを複数のブ
   ロックとし、あるいは、機能的関連で隣接する機能モジ
   ュールを併合することにより、ブロック間の接続関係を
   レイアウトの配置に直接反映できることを特徴とする半
   導体集積回路。