JPH0729389A - シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】 【構成】シフトレジスタ回路の存在する論理集積回路の
レイアウトデータを自動配置配線によって作成する場合
において、シフトレジスタ回路のフリップ・フロップに
上位ビットからのクロック信号が接続されるクロック入
力端子と、一つ前の下位側のビットのクロック入力端子
に接続されるクロック出力端子を有し、それらクロック
入力端子及びクロック出力端子の接続をシフトレジスタ
回路の最上位ビットのクロック信号から配線を行い、一
つ前の下位側のビットに対して順次クロック信号を配線
していく。 【効果】シフトレジスタ回路の上位ビットから動作さ
せ、順次下位ビットを動作させることにより、クロック
スキューによるミスラッチを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理集積回路内の、特
に高速・高集積回路のシフトレジスタ回路に関するもの
である。

【０００２】

【従来の技術】従来のシフトレジスタ回路は、フリップ
・フロップを図１のように接続して構成され、特にクロ
ック信号は１０１のように一つのクロック信号から枝分
かれして各々のフリップ・フロップのクロック入力に接
続される。また論理集積回路内に存在するシフトレジス
タ回路は、図２のようにクロック信号が他の論理回路部
の何らかの回路のクロック信号等と兼用していることが
ある。前述の図１、図２のようなシフトレジスタ回路が
搭載されている論理集積回路を特定用途向けゲートアレ
イでは設計支援システムによってレイアウトデータを生
成（以下、自動配置配線と略す）する訳だが、大規模集
積回路を効率よく配置・配線する為、大規模回路のほん
の一部に過ぎないシフトレジスタ回路を構成するフリッ
プ・フロップの配置・配線は図３のように任意となる。

【０００３】

【発明が解決しようとする課題】従来の大規模集積回路
における自動配置配線では最適な配置・配線を行って集
積度を上げてきた。しかし、最適な配置・配線は高集積
化することに重点が置かれ、配線長の容量等による信号
変化の時間差の発生（以下、クロックスキューと略す）
を考慮されていない。特に大規模論理集積回路内のシフ
トレジスタ回路では各々のフリップ・フロップが任意の
配置・配線となっているため、ミスラッチする場合があ
る。例えば、ある大規模集積回路を自動配置配線し、最
適な配置・配線が実現できても、大規模集積回路内のシ
フトレジスタ回路を構成するフリップ・フロップが図３
のように配置・配線されていればクロック信号の配線長
が一方では短く、一方では長くなってしまう。それによ
って３０１のフリップ・フロップが３０５のクロック信
号によってラッチしたデータを次のビットの３０２のフ
リップ・フロップでは３０５のクロック信号の配線長が
長くなっている為、クロックスキューによって３０１の
フリップ・フロップより受け取るデータをミスラッチし
てしまう。その為に誤動作してしまう問題があった。

【０００４】そこで、本発明は、従来の問題点を解決す
るためのものであり、シフトレジスタ回路のミスラッチ
を防止することを目的とする。

【０００５】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明においては、大論理集積回路内のシフトレ
ジスタ回路においてレイアウトデータを生成する時のク
ロックの配線方法、及びシフトレジスタ回路を構成する
フリップ・フロップのクロック端子に着目し、前述の配
線方法については、シフトレジスタ回路の最上位ビット
のクロック信号から配線を行い、一つ前の下位側のビッ
トに対して順次クロック信号を配線していき、前記方法
によって配線されるフリップ・フロップには上位ビット
からのクロック信号が接続されるクロック入力端子と、
一つ前の下位側のビットのクロック入力端子に接続され
るクロック出力端子を有し、ミスラッチを防止すること
を特徴とする。

【０００６】

【実施例】以下に図面を参照して本発明の実施例を説明
する。

【０００７】図４に、本発明に係わるシフトレジスタ回
路の構成の一例を示してある。４０５はシフトレジスタ
回路のデータ入力、４０９はクロック入力である。４０
１，４０２，４０３，４０４のフリップ・フロップは、
図５のように５０１のクロック入力端子及び５０２のク
ロック出力端子がある。

【０００８】図４において４０５のデータは４０１のフ
リップ・フロップに入力され、上位ビットの４０２のフ
リップ・フロップより出力される４０６のクロック入力
によってラッチされる。４０１のフリップ・フロップに
よってラッチされたデータは次段の４０２のフリップ・
フロップに入力されるデータとなる。そのデータは上位
ビットの４０３のフリップ・フロップより出力される４
０７のクロック入力によってラッチされる。４０２のフ
リップ・フロップによってラッチされたデータは次段の
４０３のフリップ・フロップに入力されるデータとな
る。そのデータは最上位ビットの４０４のフリップ・フ
ロップより出力される４０８のクロック入力によってラ
ッチされる。４０３のフリップ・フロップによってラッ
チされたデータは最終段の４０４のフリップ・フロップ
に入力されるデータとなる。そのデータは４０９のクロ
ック入力によってラッチされる。このようにクロック信
号は最上位ビットのフリップ・フロップにまず入力さ
れ、そのフリップ・フロップから出力されるクロック信
号が下位ビットのフリップ・フロップのクロック入力と
なるので最上位ビットから動作し、順次下位ビットが動
作することになる。

【０００９】図４のシフトレジスタ回路を自動配置配線
する時、図６のように６０１、６０２、６０３、６０４
のフリップ・フロップが配置された場合、クロック信号
を最上位ビットである６０３のフリップ・フロップに配
線を行い、６０３のクロック出力端子を下位側のビット
である６０４のフリップ・フロップのクロック入力端子
に配線させる。このようにクロック端子を下位ビットの
６０２、６０１のフリップ・フロップに対して順次、配
線していく。

【００１０】

【発明の効果】本発明は、フリップ・フロップに備えら
れているクロック出力を下位ビットのクロック入力に接
続することによって構成されるシフトレジスタ回路であ
り次のような効果が得られる。

【００１１】論理集積回路内のシフトレジスタ回路にお
いて、シフトレジスタ回路を構成する各々のフリップ・
フロップに下位ビットのクロック入力に接続されるクロ
ック出力を備え、上位ビットから順次、下位ビットにク
ロック信号を接続し、シフトレジスタ回路の上位ビット
から動作させ、順次下位ビットを動作させることにより
ミスラッチを防止するという効果がある。

【図面の簡単な説明】

【図１】 従来例を示すシフトレジスタ回路図。

【図２】 従来例を示すシフトレジスタ回路図。

【図３】 従来例を示すシフトレジスタ回路のレイアウ
ト図。

【図４】 実施例を示すシフトレジスタ回路図。

【図５】 図４に使用されているフリップ・フロップの
図。

【図６】 図４のシフトレジスタ回路のレイアウト図。

【符号の説明】

１０１・・・クロック入力 １０２，１０３，１０４・・・フリップ・フロップ ２０１，２０２・・・フリップ・フロップ ２０３，２０４，２０５，２０６・・・バッファ ２０７・・・クロック入力 ３０１，３０２，３０３，３０４・・・フリップ・フロ
ップ ３０５・・・クロック入力 ４０５・・・データ入力 ４０６，４０７，４０８，４０９・・・クロック入力 ５０１・・・クロック出力端子 ５０２・・・クロック入力端子 ６０１，６０２，６０３，６０４・・・フリップ・フロ
ップ ６０５・・・クロック入力

Claims (2)

【特許請求の範囲】
1. 【請求項１】論理集積回路内のシフトレジスタ回路にお
   いて、レイアウトデータを生成する時、シフトレジスタ
   回路のクロック信号を最上位ビットから配線を行い、１
   つ前の下位側のビットに対して順次、配線していき、上
   位ビットから動作させることにより、本来、ラッチすべ
   きデータでないものをラッチする（以下、ミスラッチと
   略す）のを防止することを特徴とするシフトレジスタ回
   路。
2. 【請求項２】請求項１のシフトレジスタ回路を構成する
   フリップ・フロップには上位ビットからのクロック信号
   が接続されるクロック入力端子と、１つ前の下位側ビッ
   トのクロック入力端子に接続されるクロック出力端子を
   有し、上位ビットから動作させることにより、ミスラッ
   チを防止することを特徴とするシフトレジスタ回路。