JPH0537324A - マルチプレクサ回路 - Google Patents
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- JPH0537324A JPH0537324A JP3194149A JP19414991A JPH0537324A JP H0537324 A JPH0537324 A JP H0537324A JP 3194149 A JP3194149 A JP 3194149A JP 19414991 A JP19414991 A JP 19414991A JP H0537324 A JPH0537324 A JP H0537324A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
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Abstract
(57)【要約】
【目的】複数個のバイポーラ差動増幅型入力回路のうち
の一部の回路を選択している時に残りの回路の差動入力
用トランジスタが逆方向に動作することを確実に防止で
き、選択中の一部の回路の差動入力用トランジスタに対
して大きなオフセットを与えてしまうことを確実に防止
し得るマルチプレクサ回路を提供する。 【構成】能動負荷回路23を共有する複数個のバイポーラ
差動増幅型入力回路21、22にそれぞれ入力するアナログ
信号を選択信号に基ずいて切換え選択して出力するマル
チプレクサ回路において、複数個のバイポーラ差動増幅
型入力回路のうちの少なくとも１個と能動負荷回路との
間に挿入され、選択信号により制御されるスイッチ回路
11を具備することを特徴とする。
の一部の回路を選択している時に残りの回路の差動入力
用トランジスタが逆方向に動作することを確実に防止で
き、選択中の一部の回路の差動入力用トランジスタに対
して大きなオフセットを与えてしまうことを確実に防止
し得るマルチプレクサ回路を提供する。 【構成】能動負荷回路23を共有する複数個のバイポーラ
差動増幅型入力回路21、22にそれぞれ入力するアナログ
信号を選択信号に基ずいて切換え選択して出力するマル
チプレクサ回路において、複数個のバイポーラ差動増幅
型入力回路のうちの少なくとも１個と能動負荷回路との
間に挿入され、選択信号により制御されるスイッチ回路
11を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に形成
されるマルチプレクサ回路に係り、特に複数個のバイポ
ーラ差動増幅型入力回路にそれぞれ入力するアナログ信
号を切換え選択して出力するアナログマルチプレクサ回
路に関する。
されるマルチプレクサ回路に係り、特に複数個のバイポ
ーラ差動増幅型入力回路にそれぞれ入力するアナログ信
号を切換え選択して出力するアナログマルチプレクサ回
路に関する。
【０００２】
【従来の技術】図２は、従来のアナログマルチプレクサ
回路の一例として、能動負荷回路を共有する複数個のバ
イポーラ差動増幅型入力回路にそれぞれ入力するアナロ
グ信号を選択信号に基ずいて切換え選択して出力するマ
ルチプレクサ回路を示している。ここで、21は差動的な
アナログ信号（Ａ+ 、Ａ-）が入力する第１のバイポー
ラ差動増幅型入力回路、22は差動的なアナログ信号（Ｂ
+ 、Ｂ- ）が入力する第２のバイポーラ差動増幅型入力
回路、23は上記２個の差動増幅型入力回路21および22で
共有されるように共通に接続された能動負荷回路、24は
選択信号ＳＥＬに基ずいて前記２個の差動増幅型入力回
路21および22に択一的に動作電流を供給するように選択
制御する選択回路、25はマルチプレクサ出力用のエミッ
タ接地回路である。
回路の一例として、能動負荷回路を共有する複数個のバ
イポーラ差動増幅型入力回路にそれぞれ入力するアナロ
グ信号を選択信号に基ずいて切換え選択して出力するマ
ルチプレクサ回路を示している。ここで、21は差動的な
アナログ信号（Ａ+ 、Ａ-）が入力する第１のバイポー
ラ差動増幅型入力回路、22は差動的なアナログ信号（Ｂ
+ 、Ｂ- ）が入力する第２のバイポーラ差動増幅型入力
回路、23は上記２個の差動増幅型入力回路21および22で
共有されるように共通に接続された能動負荷回路、24は
選択信号ＳＥＬに基ずいて前記２個の差動増幅型入力回
路21および22に択一的に動作電流を供給するように選択
制御する選択回路、25はマルチプレクサ出力用のエミッ
タ接地回路である。
【０００３】上記第１の差動増幅型入力回路21は、各エ
ミッタが共通に接続されたＰＮＰトランジスタＱ1 およ
びＱ2 と、上記トランジスタＱ1 にダーリントン接続さ
れ、アナログ信号入力Ａ- がベースに入力するＰＮＰト
ランジスタＱ3 と、前記トランジスタＱ2 にダーリント
ン接続され、アナログ信号入力Ａ+ がベースに入力する
ＰＮＰトランジスタＱ4 と、上記ＰＮＰトランジスタＱ
1 およびＱ2 のエミッタ共通接続ノードとＶcc電源ノー
ドとの間に接続された第１の定電流源Ｉ1 とからなる。
ミッタが共通に接続されたＰＮＰトランジスタＱ1 およ
びＱ2 と、上記トランジスタＱ1 にダーリントン接続さ
れ、アナログ信号入力Ａ- がベースに入力するＰＮＰト
ランジスタＱ3 と、前記トランジスタＱ2 にダーリント
ン接続され、アナログ信号入力Ａ+ がベースに入力する
ＰＮＰトランジスタＱ4 と、上記ＰＮＰトランジスタＱ
1 およびＱ2 のエミッタ共通接続ノードとＶcc電源ノー
ドとの間に接続された第１の定電流源Ｉ1 とからなる。
【０００４】また、前記第２の差動増幅型入力回路22
は、各エミッタが共通に接続され、各ベースに対応して
アナログ信号入力Ｂ- 、Ｂ+ が入力するＰＮＰトランジ
スタＱ5 およびＱ6 と、このＰＮＰトランジスタＱ5 お
よびＱ6 のエミッタ共通接続ノードとＶcc電源ノードと
の間に接続された第２の定電流源Ｉ2 とからなる。
は、各エミッタが共通に接続され、各ベースに対応して
アナログ信号入力Ｂ- 、Ｂ+ が入力するＰＮＰトランジ
スタＱ5 およびＱ6 と、このＰＮＰトランジスタＱ5 お
よびＱ6 のエミッタ共通接続ノードとＶcc電源ノードと
の間に接続された第２の定電流源Ｉ2 とからなる。
【０００５】また、前記能動負荷回路23は、コレクタ・
ベース相互が接続され、エミッタが接地電位ＧＮＤに接
続されたＮＰＮトランジスタＱ7 と、このトランジスタ
Ｑ7にカレントミラー接続されたＮＰＮトランジスタＱ8
とからなる。そして、上記トランジスタＱ7 のコレク
タは前記トランジスタＱ1 およびＱ5 の各コレクタに共
通に接続され、上記トランジスタＱ8 のコレクタは前記
トランジスタＱ2 およびＱ6 の各コレクタに共通に接続
されている。
ベース相互が接続され、エミッタが接地電位ＧＮＤに接
続されたＮＰＮトランジスタＱ7 と、このトランジスタ
Ｑ7にカレントミラー接続されたＮＰＮトランジスタＱ8
とからなる。そして、上記トランジスタＱ7 のコレク
タは前記トランジスタＱ1 およびＱ5 の各コレクタに共
通に接続され、上記トランジスタＱ8 のコレクタは前記
トランジスタＱ2 およびＱ6 の各コレクタに共通に接続
されている。
【０００６】また、前記選択回路24は、前記トランジス
タＱ1 およびＱ2 のエミッタ共通接続ノードと接地電位
との間に接続されたＭＯＳ型（絶縁ゲート型）のＮチャ
ネルトランジスタＭ1 と、前記トランジスタＱ5 および
Ｑ6 のエミッタ共通接続ノードと接地電位との間に接続
され、ゲートに選択信号ＳＥＬが入力するＮチャネルト
ランジスタＭ2 と、上記選択信号ＳＥＬを反転させて前
記トランジスタＭ1 のゲートに入力させるインバータ回
路ＩＶ1 とからなる。
タＱ1 およびＱ2 のエミッタ共通接続ノードと接地電位
との間に接続されたＭＯＳ型（絶縁ゲート型）のＮチャ
ネルトランジスタＭ1 と、前記トランジスタＱ5 および
Ｑ6 のエミッタ共通接続ノードと接地電位との間に接続
され、ゲートに選択信号ＳＥＬが入力するＮチャネルト
ランジスタＭ2 と、上記選択信号ＳＥＬを反転させて前
記トランジスタＭ1 のゲートに入力させるインバータ回
路ＩＶ1 とからなる。
【０００７】また、前記エミッタ接地回路25は、前記ト
ランジスタＱ8のコレクタにベースが接続され、エミッ
タが接地電位に接続されたＮＰＮトランジスタＱ9 と、
このトランジスタＱ9 のコレクタとＶcc電源ノードとの
間に接続された負荷抵抗Ｒとからなり、この負荷抵抗Ｒ
と上記トランジスタＱ9 のコレクタとの接続ノードから
出力信号ＯＵＴが取り出される。
ランジスタＱ8のコレクタにベースが接続され、エミッ
タが接地電位に接続されたＮＰＮトランジスタＱ9 と、
このトランジスタＱ9 のコレクタとＶcc電源ノードとの
間に接続された負荷抵抗Ｒとからなり、この負荷抵抗Ｒ
と上記トランジスタＱ9 のコレクタとの接続ノードから
出力信号ＯＵＴが取り出される。
【０００８】上記マルチプレクサ回路において、アナロ
グ信号入力Ａ+ およびＢ+ は出力信号ＯＵＴに対する非
反転入力、アナログ信号入力Ａ-およびＢ- は出力信号
ＯＵＴに対する反転入力である。いま、選択信号ＳＥＬ
がハイレベル“Ｈ”の時には、前記トランジスタＭ1 が
オフ、前記トランジスタＭ2 がオンになる。これによ
り、第２の差動増幅型入力回路22のトランジスタＱ5 お
よびＱ6 のエミッタ共通接続ノードが接地され、第１の
差動増幅型入力回路22に択一的に動作電流が供給される
ようになり、第１の差動増幅型入力回路21と能動負荷回
路23とからなる差動増幅回路によりアナログ信号入力Ａ
- およびＡ+ が選択されて増幅された後にエミッタ接地
回路25を介して取り出される。
グ信号入力Ａ+ およびＢ+ は出力信号ＯＵＴに対する非
反転入力、アナログ信号入力Ａ-およびＢ- は出力信号
ＯＵＴに対する反転入力である。いま、選択信号ＳＥＬ
がハイレベル“Ｈ”の時には、前記トランジスタＭ1 が
オフ、前記トランジスタＭ2 がオンになる。これによ
り、第２の差動増幅型入力回路22のトランジスタＱ5 お
よびＱ6 のエミッタ共通接続ノードが接地され、第１の
差動増幅型入力回路22に択一的に動作電流が供給される
ようになり、第１の差動増幅型入力回路21と能動負荷回
路23とからなる差動増幅回路によりアナログ信号入力Ａ
- およびＡ+ が選択されて増幅された後にエミッタ接地
回路25を介して取り出される。
【０００９】これに対して、選択信号ＳＥＬがローレベ
ル“Ｌ”の時には、前記トランジスタＭ1 がオン、前記
トランジスタＭ2 がオフになる。これにより、第１の差
動増幅型入力回路21のトランジスタＱ5 およびＱ6 のエ
ミッタ共通接続ノードが接地され、第２の差動増幅型入
力回路22に択一的に動作電流が供給されるようになり、
第２の差動増幅型入力回路22と能動負荷回路23とからな
る差動増幅回路によりアナログ信号入力Ｂ- およびＢ+
が選択されて増幅された後にエミッタ接地回路25を介し
て取り出される。
ル“Ｌ”の時には、前記トランジスタＭ1 がオン、前記
トランジスタＭ2 がオフになる。これにより、第１の差
動増幅型入力回路21のトランジスタＱ5 およびＱ6 のエ
ミッタ共通接続ノードが接地され、第２の差動増幅型入
力回路22に択一的に動作電流が供給されるようになり、
第２の差動増幅型入力回路22と能動負荷回路23とからな
る差動増幅回路によりアナログ信号入力Ｂ- およびＢ+
が選択されて増幅された後にエミッタ接地回路25を介し
て取り出される。
【００１０】ところで、前記したように選択信号ＳＥＬ
が“Ｈ”レベルになってアナログ信号入力Ａ- およびＡ
+ が選択されている時を考える。いま、Ａ- の電位＞Ａ
+ の電位とすると、トランジスタＱ2 およびＱ4 および
Ｑ9 はオン、トランジスタＱ1 およびＱ7 およびＱ8 は
オフである。この時、アナログ信号入力Ｂ- およびＢ+
が０Ｖであるとすると、トランジスタＱ6 の各ノードの
電位は、図３に示すように、エミッタおよびベースは接
地電位、コレクタはトランジスタＱ9 のオン状態のベー
ス・エミッタ間電圧ＶBE（通常、０．６〜０．８Ｖ）で
ある。この結果、トランジスタＱ6 は逆方向に動作して
コレクタ側からエミッタ側に電流が流れ、トランジスタ
Ｑ2 のコレクタ電流を引き抜くことになる。これによ
り、第１の差動増幅型入力回路21のトランジスタＱ1 〜
Ｑ4 に対して大きなオフセットを与えてしまい、第１の
差動増幅型入力回路21の動作に悪影響を与えてしまうこ
とになる。同様に、Ａ- の電位＜Ａ+ の電位の時には、
トランジスタＱ5 が逆方向に動作してコレクタ側からエ
ミッタ側に電流が流れ、トランジスタＱ1 のコレクタ電
流を引き抜くことになり、第１の差動増幅型入力回路21
のトランジスタＱ1 〜Ｑ4 に対して大きなオフセットを
与えてしまい、第１の差動増幅型入力回路21の動作に悪
影響を与えてしまうことになる。
が“Ｈ”レベルになってアナログ信号入力Ａ- およびＡ
+ が選択されている時を考える。いま、Ａ- の電位＞Ａ
+ の電位とすると、トランジスタＱ2 およびＱ4 および
Ｑ9 はオン、トランジスタＱ1 およびＱ7 およびＱ8 は
オフである。この時、アナログ信号入力Ｂ- およびＢ+
が０Ｖであるとすると、トランジスタＱ6 の各ノードの
電位は、図３に示すように、エミッタおよびベースは接
地電位、コレクタはトランジスタＱ9 のオン状態のベー
ス・エミッタ間電圧ＶBE（通常、０．６〜０．８Ｖ）で
ある。この結果、トランジスタＱ6 は逆方向に動作して
コレクタ側からエミッタ側に電流が流れ、トランジスタ
Ｑ2 のコレクタ電流を引き抜くことになる。これによ
り、第１の差動増幅型入力回路21のトランジスタＱ1 〜
Ｑ4 に対して大きなオフセットを与えてしまい、第１の
差動増幅型入力回路21の動作に悪影響を与えてしまうこ
とになる。同様に、Ａ- の電位＜Ａ+ の電位の時には、
トランジスタＱ5 が逆方向に動作してコレクタ側からエ
ミッタ側に電流が流れ、トランジスタＱ1 のコレクタ電
流を引き抜くことになり、第１の差動増幅型入力回路21
のトランジスタＱ1 〜Ｑ4 に対して大きなオフセットを
与えてしまい、第１の差動増幅型入力回路21の動作に悪
影響を与えてしまうことになる。
【００１１】このような問題を避けるために、図４に示
すように、第２の差動増幅型入力回路22のトランジスタ
Ｑ5 およびＱ6 のエミッタ共通接続ノードと選択回路24
のトランジスタＭ2 のドレインとの間に図示の極性の向
きでダイオードＤを挿入しておくことがある。この構成
によれば、前記したような回路条件の時、トランジスタ
Ｑ6 あるいはＱ5 のエミッタはダイオードＤを介して接
地電位に接続されるので、トランジスタＱ6 あるいはＱ
5 の逆方向動作が防止される。
すように、第２の差動増幅型入力回路22のトランジスタ
Ｑ5 およびＱ6 のエミッタ共通接続ノードと選択回路24
のトランジスタＭ2 のドレインとの間に図示の極性の向
きでダイオードＤを挿入しておくことがある。この構成
によれば、前記したような回路条件の時、トランジスタ
Ｑ6 あるいはＱ5 のエミッタはダイオードＤを介して接
地電位に接続されるので、トランジスタＱ6 あるいはＱ
5 の逆方向動作が防止される。
【００１２】しかし、このようにダイオードＤが挿入さ
れていると、前記したように選択信号ＳＥＬを“Ｈ”レ
ベルにして前記トランジスタＭ1 をオフ、トランジスタ
Ｍ2をオンにしてアナログ信号入力Ａ- およびＡ+ を選
択しようとする時、トランジスタＱ5 およびＱ6 のベー
ス・エミッタ間電圧ＶBE、ダイオードＤの順方向電圧降
下ＶF の若干の違いにより、必ずしもトランジスタＱ5
およびＱ6 をオフにできない場合が生じる。これによ
り、アナログ信号入力Ｂ- およびＢ+ が上記アナログ信
号入力Ａ- およびＡ+ と同時に選択されてしまうおそれ
がある。
れていると、前記したように選択信号ＳＥＬを“Ｈ”レ
ベルにして前記トランジスタＭ1 をオフ、トランジスタ
Ｍ2をオンにしてアナログ信号入力Ａ- およびＡ+ を選
択しようとする時、トランジスタＱ5 およびＱ6 のベー
ス・エミッタ間電圧ＶBE、ダイオードＤの順方向電圧降
下ＶF の若干の違いにより、必ずしもトランジスタＱ5
およびＱ6 をオフにできない場合が生じる。これによ
り、アナログ信号入力Ｂ- およびＢ+ が上記アナログ信
号入力Ａ- およびＡ+ と同時に選択されてしまうおそれ
がある。
【００１３】
【発明が解決しようとする課題】上記したように従来の
マルチプレクサ回路は、複数個のバイポーラ差動増幅型
入力回路のうちの一部の回路を選択している時に残りの
回路の差動入力用トランジスタが逆方向に動作し、選択
中の一部の回路の差動入力用トランジスタに対して大き
なオフセットを与えてしまうという問題があった。
マルチプレクサ回路は、複数個のバイポーラ差動増幅型
入力回路のうちの一部の回路を選択している時に残りの
回路の差動入力用トランジスタが逆方向に動作し、選択
中の一部の回路の差動入力用トランジスタに対して大き
なオフセットを与えてしまうという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、複数個のバイポーラ差動増幅型入力回路のう
ちの一部の回路を選択している時に残りの回路の差動入
力用トランジスタが逆方向に動作することを確実に防止
でき、選択中の一部の回路の差動入力用トランジスタに
対して大きなオフセットを与えてしまうことを確実に防
止し得るマルチプレクサ回路を提供することを目的とす
る。
たもので、複数個のバイポーラ差動増幅型入力回路のう
ちの一部の回路を選択している時に残りの回路の差動入
力用トランジスタが逆方向に動作することを確実に防止
でき、選択中の一部の回路の差動入力用トランジスタに
対して大きなオフセットを与えてしまうことを確実に防
止し得るマルチプレクサ回路を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は、能動負荷回路
を共有する複数個のバイポーラ差動増幅型入力回路にそ
れぞれ入力するアナログ信号を選択信号に基ずいて切換
え選択して出力するマルチプレクサ回路において、複数
個のバイポーラ差動増幅型入力回路のうちの少なくとも
１個と能動負荷回路との間に挿入され、選択信号により
制御されるスイッチ回路を具備することを特徴とする。
を共有する複数個のバイポーラ差動増幅型入力回路にそ
れぞれ入力するアナログ信号を選択信号に基ずいて切換
え選択して出力するマルチプレクサ回路において、複数
個のバイポーラ差動増幅型入力回路のうちの少なくとも
１個と能動負荷回路との間に挿入され、選択信号により
制御されるスイッチ回路を具備することを特徴とする。
【００１６】
【作用】複数個のバイポーラ差動増幅型入力回路のうち
の一部の回路を選択している時に、残りの回路の差動入
力用トランジスタと能動負荷回路との間に挿入されてい
るスイッチ回路がオフ状態に制御されるので、上記残り
の回路の差動入力用トランジスタが逆方向に動作するこ
とを確実に防止でき、選択中の一部の回路の差動入力用
トランジスタに対して大きなオフセットを与えてしまう
ことを確実に防止できる。このために必要とする付加回
路は、比較的簡単な構成のスイッチ回路で済む。
の一部の回路を選択している時に、残りの回路の差動入
力用トランジスタと能動負荷回路との間に挿入されてい
るスイッチ回路がオフ状態に制御されるので、上記残り
の回路の差動入力用トランジスタが逆方向に動作するこ
とを確実に防止でき、選択中の一部の回路の差動入力用
トランジスタに対して大きなオフセットを与えてしまう
ことを確実に防止できる。このために必要とする付加回
路は、比較的簡単な構成のスイッチ回路で済む。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るマルチプ
レクサ回路を示している。この回路は、図２を参照して
前述した従来例の回路と比べて、第２のバイポーラ差動
増幅型入力回路22と能動負荷回路23との間に、選択信号
ＳＥＬにより制御されるスイッチ回路11が付加挿入され
ている点が異なり、その他は同じであるので図２中と同
一符号を付している。
に説明する。図１は、本発明の一実施例に係るマルチプ
レクサ回路を示している。この回路は、図２を参照して
前述した従来例の回路と比べて、第２のバイポーラ差動
増幅型入力回路22と能動負荷回路23との間に、選択信号
ＳＥＬにより制御されるスイッチ回路11が付加挿入され
ている点が異なり、その他は同じであるので図２中と同
一符号を付している。
【００１８】上記スイッチ回路11は、スイッチ素子とし
て例えばＭＯＳトランジスタが用いられている。即ち、
前記トランジスタＱ5 のコレクタとトランジスタＱ7 の
コレクタとの間にＮチャネルトランジスタＭ3 が挿入さ
れ、前記トランジスタＱ6 のコレクタとトランジスタＱ
8 のコレクタとの間にＮチャネルトランジスタＭ4 が挿
入され、選択信号ＳＥＬがインバータ回路ＩＶ2 により
反転された後に上記トランジスタＭ3 およびＭ4 の各ゲ
ートに与えられている。
て例えばＭＯＳトランジスタが用いられている。即ち、
前記トランジスタＱ5 のコレクタとトランジスタＱ7 の
コレクタとの間にＮチャネルトランジスタＭ3 が挿入さ
れ、前記トランジスタＱ6 のコレクタとトランジスタＱ
8 のコレクタとの間にＮチャネルトランジスタＭ4 が挿
入され、選択信号ＳＥＬがインバータ回路ＩＶ2 により
反転された後に上記トランジスタＭ3 およびＭ4 の各ゲ
ートに与えられている。
【００１９】上記実施例のマルチプレクサ回路の基本的
な動作は、図２を参照して前述した従来例の回路の動作
と同様であるのでその説明を省略するが、スイッチ回路
11が付加挿入されていることにより以下に述べるような
動作が得られる。
な動作は、図２を参照して前述した従来例の回路の動作
と同様であるのでその説明を省略するが、スイッチ回路
11が付加挿入されていることにより以下に述べるような
動作が得られる。
【００２０】即ち、選択信号ＳＥＬが“Ｈ”レベルにな
ってアナログ信号入力Ａ- およびＡ+ が選択されている
時を考える。この時、トランジスタＭ3 およびＭ4 はオ
フ状態になっている。いま、アナログ信号入力Ｂ- およ
びＢ+ が０Ｖであるとすると、トランジスタＱ5 あるい
はＱ6 の各ノードの電位は、エミッタおよびベースは接
地電位であるが、コレクタは開放状態である。従って、
トランジスタＱ5 あるいはトランジスタＱ6 の逆方向動
作が防止されので、第１の差動増幅型入力回路21のトラ
ンジスタＱ1 〜Ｑ4 に対して大きなオフセットを与える
ことが確実に防止され、第１の差動増幅型入力回路21の
動作に悪影響を与えることはない。
ってアナログ信号入力Ａ- およびＡ+ が選択されている
時を考える。この時、トランジスタＭ3 およびＭ4 はオ
フ状態になっている。いま、アナログ信号入力Ｂ- およ
びＢ+ が０Ｖであるとすると、トランジスタＱ5 あるい
はＱ6 の各ノードの電位は、エミッタおよびベースは接
地電位であるが、コレクタは開放状態である。従って、
トランジスタＱ5 あるいはトランジスタＱ6 の逆方向動
作が防止されので、第１の差動増幅型入力回路21のトラ
ンジスタＱ1 〜Ｑ4 に対して大きなオフセットを与える
ことが確実に防止され、第１の差動増幅型入力回路21の
動作に悪影響を与えることはない。
【００２１】なお、選択信号ＳＥＬが“Ｌ”レベルにな
ってアナログ信号入力Ｂ- およびＢ+ を選択する時、ト
ランジスタＭ3 およびＭ4はオン状態になるので、第２
の差動増幅型入力回路22の動作に悪影響を与えることは
ない。
ってアナログ信号入力Ｂ- およびＢ+ を選択する時、ト
ランジスタＭ3 およびＭ4はオン状態になるので、第２
の差動増幅型入力回路22の動作に悪影響を与えることは
ない。
【００２２】なお、上記実施例では、２個のバイポーラ
差動増幅型入力回路を切換え選択するマルチプレクサ回
路を示したが、３個以上のバイポーラ差動増幅型入力回
路を切換え選択するマルチプレクサ回路の場合には、３
個以上のバイポーラ差動増幅型入力回路のうちの少なく
とも１個と各差動増幅型入力回路で共有されている能動
負荷回路との間に選択信号により制御されるスイッチ回
路を挿入すれば、上記実施例と同様の効果が得られる。
差動増幅型入力回路を切換え選択するマルチプレクサ回
路を示したが、３個以上のバイポーラ差動増幅型入力回
路を切換え選択するマルチプレクサ回路の場合には、３
個以上のバイポーラ差動増幅型入力回路のうちの少なく
とも１個と各差動増幅型入力回路で共有されている能動
負荷回路との間に選択信号により制御されるスイッチ回
路を挿入すれば、上記実施例と同様の効果が得られる。
【００２３】
【発明の効果】上述したように本発明によれば、複数個
のバイポーラ差動増幅型入力回路のうちの一部の回路を
選択している時に残りの回路の差動入力用トランジスタ
が逆方向に動作することを確実に防止でき、選択中の一
部の回路の差動入力用トランジスタに対して大きなオフ
セットを与えてしまうことを確実に防止し得るマルチプ
レクサ回路を実現することができる。
のバイポーラ差動増幅型入力回路のうちの一部の回路を
選択している時に残りの回路の差動入力用トランジスタ
が逆方向に動作することを確実に防止でき、選択中の一
部の回路の差動入力用トランジスタに対して大きなオフ
セットを与えてしまうことを確実に防止し得るマルチプ
レクサ回路を実現することができる。
【図１】本発明の一実施例に係るマルチプレクサ回路を
示す回路図。
示す回路図。
【図２】従来のマルチプレクサ回路を示す回路図。
【図３】図２の回路のある動作条件においてトランジス
タＱ6 が逆方向に動作する様子を示す等価回路図。
タＱ6 が逆方向に動作する様子を示す等価回路図。
【図４】図２のマルチプレクサ回路の従来の改良例を示
す回路図。
す回路図。
11…スイッチ回路、21…第１のバイポーラ差動増幅型入
力回路、22…第２のバイポーラ差動増幅型入力回路、23
…能動負荷回路、24…選択回路、25…エミッタ接地回
路、Ｑ1 〜Ｑ9 …バイポーラトランジスタ、Ｍ1 〜Ｍ4
…ＭＯＳトランジスタ、ＩＶ1 、ＩＶ2 …インバータ回
路。
力回路、22…第２のバイポーラ差動増幅型入力回路、23
…能動負荷回路、24…選択回路、25…エミッタ接地回
路、Ｑ1 〜Ｑ9 …バイポーラトランジスタ、Ｍ1 〜Ｍ4
…ＭＯＳトランジスタ、ＩＶ1 、ＩＶ2 …インバータ回
路。
Claims (2)
- 【請求項１】 それぞれアナログ信号が入力する複数個
のバイポーラ差動増幅型入力回路と、 上記複数個のバイポーラ差動増幅型入力回路で共有され
る能動負荷回路と、 選択信号に基ずいて前記複数個のバイポーラ差動増幅型
入力回路に択一的に動作電流を供給するように選択制御
する選択回路と、 前記複数個のバイポーラ差動増幅型入力回路のうちの少
なくとも１個と前記能動負荷回路との間に挿入され、前
記選択信号に応じてスイッチ制御されるスイッチ回路と
を具備することを特徴とするマルチプレクサ回路。 - 【請求項２】 請求項１記載のマルチプレクサ回路にお
いて、前記スイッチ回路は、スイッチ素子としてＭＯＳ
トランジスタが用いられることを特徴とするマルチプレ
クサ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194149A JP3056841B2 (ja) | 1991-08-02 | 1991-08-02 | マルチプレクサ回路 |
| US07/922,518 US5289048A (en) | 1991-08-02 | 1992-07-31 | Analog multiplexer circuit having an active load circuit functioning commonly for a plurality of bipolar differential amplifying input circuits |
| KR1019920013894A KR960005746B1 (ko) | 1991-08-02 | 1992-08-01 | 멀티플렉서 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194149A JP3056841B2 (ja) | 1991-08-02 | 1991-08-02 | マルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537324A true JPH0537324A (ja) | 1993-02-12 |
| JP3056841B2 JP3056841B2 (ja) | 2000-06-26 |
Family
ID=16319734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194149A Expired - Fee Related JP3056841B2 (ja) | 1991-08-02 | 1991-08-02 | マルチプレクサ回路 |
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| JP (1) | JP3056841B2 (ja) |
| KR (1) | KR960005746B1 (ja) |
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|---|---|---|---|---|
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| US5969435A (en) * | 1991-01-08 | 1999-10-19 | Nextek Power Systems, Inc. | Modular DC cogenerator systems |
| US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
| US5565804A (en) * | 1995-06-30 | 1996-10-15 | Acer Peripherals, Inc. | Signal switching circuit |
| US5870028A (en) * | 1997-03-28 | 1999-02-09 | Tektronix, Inc. | Input expansion for crosspoint switch module |
| KR100423845B1 (ko) * | 1997-05-09 | 2004-05-17 | 삼성전자주식회사 | 고속동작 멀티플렉서 |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| US6208193B1 (en) * | 1999-01-15 | 2001-03-27 | Cypress Semiconductor Corp. | Multiplexer control scheme |
| US6720818B1 (en) * | 2002-11-08 | 2004-04-13 | Applied Micro Circuits Corporation | Method and apparatus for maximizing an amplitude of an output signal of a differential multiplexer |
| US7030679B2 (en) * | 2004-07-29 | 2006-04-18 | Elantec Semiconductor, Inc. | Analog multiplexing circuits |
| US7609799B2 (en) * | 2005-09-02 | 2009-10-27 | Cypress Semiconductor Corporation | Circuit, system, and method for multiplexing signals with reduced jitter |
| US7545834B1 (en) * | 2006-01-10 | 2009-06-09 | Pericom Semiconductor Corp. | Multiple channel switch using differential de-mux amplifier and differential mux equalizer |
| EP2421605B1 (en) * | 2009-04-23 | 2017-07-12 | Impulse Dynamics NV | Implantable lead connector |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425613A (en) * | 1977-07-29 | 1979-02-26 | Toshiba Corp | Analog multiplexer |
-
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- 1991-08-02 JP JP3194149A patent/JP3056841B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-31 US US07/922,518 patent/US5289048A/en not_active Expired - Fee Related
- 1992-08-01 KR KR1019920013894A patent/KR960005746B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005746B1 (ko) | 1996-05-01 |
| JP3056841B2 (ja) | 2000-06-26 |
| KR930005364A (ko) | 1993-03-23 |
| US5289048A (en) | 1994-02-22 |
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