JPH0537343A - 双方向バツフア - Google Patents
双方向バツフアInfo
- Publication number
- JPH0537343A JPH0537343A JP3193352A JP19335291A JPH0537343A JP H0537343 A JPH0537343 A JP H0537343A JP 3193352 A JP3193352 A JP 3193352A JP 19335291 A JP19335291 A JP 19335291A JP H0537343 A JPH0537343 A JP H0537343A
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- Japan
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- circuit
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- terminal
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- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 25
- 239000000872 buffer Substances 0.000 title claims abstract description 23
- 230000007423 decrease Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
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Abstract
(57)【要約】
【目的】特にＣＭＯＳ回路におい、ＴＴＬ出力双方向バ
ッファ内部の入力回路部の定常電流を低減する。 【構成】ＴＴＬ出力双方向バッファのイネーブル端子４
と出力回路部の入力端子３の信号のＡＮＤ論理により、
入力回路部１に流れる定常電流を制御する構成となって
いる。 【効果】ＴＴＬ双方向バッファ内部の入力回路部に流れ
る定常電流を低減することができる為、消費電力を少な
くできるという効果を有する。
ッファ内部の入力回路部の定常電流を低減する。 【構成】ＴＴＬ出力双方向バッファのイネーブル端子４
と出力回路部の入力端子３の信号のＡＮＤ論理により、
入力回路部１に流れる定常電流を制御する構成となって
いる。 【効果】ＴＴＬ双方向バッファ内部の入力回路部に流れ
る定常電流を低減することができる為、消費電力を少な
くできるという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は双方向バッファに関し、
特にＣＭＯＳ回路におけるトランジスタ−トランジスタ
・ロジック（ＴＴＬ）出力双方向バッファに関する。
特にＣＭＯＳ回路におけるトランジスタ−トランジスタ
・ロジック（ＴＴＬ）出力双方向バッファに関する。
【０００２】
【従来の技術】従来、この種の双方向バッファは、図３
に示す様に、バッファが出力状態になる時に入力端子２
３に加わる内部（例えば半導体チップ内）からの信号を
双方向端子２５へと出力させる出力回路部２２と、バッ
ファが入力状態になった時に、双方向端子２５に加わる
外部からの信号を内部へと伝える入力回路部２１とから
構成され、双方向バッファが出力状態にある時には入力
回路部の入力部２６もそれと同電位となる構成を有して
いる。
に示す様に、バッファが出力状態になる時に入力端子２
３に加わる内部（例えば半導体チップ内）からの信号を
双方向端子２５へと出力させる出力回路部２２と、バッ
ファが入力状態になった時に、双方向端子２５に加わる
外部からの信号を内部へと伝える入力回路部２１とから
構成され、双方向バッファが出力状態にある時には入力
回路部の入力部２６もそれと同電位となる構成を有して
いる。
【０００３】
【発明が解決しようとする課題】この従来のＴＴＬ出力
双方向バッファにおいては、双方向バッファが出力状態
で高（Ｈｉｇｈ）レベル（約３Ｖ）が出力されている時
には、入力回路部２１の入力部２６も同電位となってし
まう為、入力回路部２１の内部に定常的なリーク電流が
流れてしまい、消費電力の増大につながるという欠点が
ある。
双方向バッファにおいては、双方向バッファが出力状態
で高（Ｈｉｇｈ）レベル（約３Ｖ）が出力されている時
には、入力回路部２１の入力部２６も同電位となってし
まう為、入力回路部２１の内部に定常的なリーク電流が
流れてしまい、消費電力の増大につながるという欠点が
ある。
【０００４】本発明の目的は、前記欠点を解決し、リー
ク電流による消費電力が増大しないようにした双方向バ
ッファを提供することにある。
ク電流による消費電力が増大しないようにした双方向バ
ッファを提供することにある。
【０００５】
【課題を解決するための手段】本発明の双方向バッファ
の構成は、入力回路部と出力回路部とを備えた双方向バ
ッファにおいて、イネーブル端子と前記出力回路部の入
力端子との信号がＡＮＤ回路またはＮＡＮＤ回路の機能
を有する回路の入力端子に接続され、前記ＡＮＤ回路ま
たはＮＡＮＤ回路の機能を有する回路の出力端子がトラ
ンジスタのゲート端子に接続され、前記トランジスタの
ソース端子，ドレイン端子のうち一方が電源に他方が前
記入力回路部に接続されることを特徴とする。
の構成は、入力回路部と出力回路部とを備えた双方向バ
ッファにおいて、イネーブル端子と前記出力回路部の入
力端子との信号がＡＮＤ回路またはＮＡＮＤ回路の機能
を有する回路の入力端子に接続され、前記ＡＮＤ回路ま
たはＮＡＮＤ回路の機能を有する回路の出力端子がトラ
ンジスタのゲート端子に接続され、前記トランジスタの
ソース端子，ドレイン端子のうち一方が電源に他方が前
記入力回路部に接続されることを特徴とする。
【０００６】
【実施例】図１は本発明は第１の実施例の双方向バッフ
ァを示す回路図である。図１において、本実施例の双方
向バッファは、イネーブル端子４と出力回路部２の入力
端子３とがＡＮＤ回路５の入力端子に接続され、その出
力端子がＰチャネル（ｃｈ）トランジスタ６のゲート端
子に接続され、さらにそのＰｃｈトランジスタ６のソー
ス端子が電源（５Ｖ）に，ドレイン端子が入力回路部１
のＰｃｈトランジスタ７のソース端子と接続される。
ァを示す回路図である。図１において、本実施例の双方
向バッファは、イネーブル端子４と出力回路部２の入力
端子３とがＡＮＤ回路５の入力端子に接続され、その出
力端子がＰチャネル（ｃｈ）トランジスタ６のゲート端
子に接続され、さらにそのＰｃｈトランジスタ６のソー
ス端子が電源（５Ｖ）に，ドレイン端子が入力回路部１
のＰｃｈトランジスタ７のソース端子と接続される。
【０００７】双方向バッファが出力状態でＨｉｇｈレベ
ル（約３Ｖ）を出力する場合には、イネーブル端子４と
入力端子３は共にＨｉｇｈベレ（５Ｖ）の電位になる
為、ＡＮＤ回路５の出力はＨｉｇｈレベル（５Ｖ）とな
り、Ｐｃｈトランジスタ６は完全にオフ（ＯＦＦ）の状
態となる。また入力回路部１の入力部９の電位もＨｉｇ
ｈレベル（約３Ｖ）となる為、入力回路部Ｎｃｈトラン
ジスタ８は完全にオン（ＯＮ）状態、入力回路部１のＰ
ｃｈトランジスタ７に流れるソース−ドレイン電流ＩSD
はＰｃｈトランジスタ６が完全にＯＦＦ状態にある為、
ほぼ零となる。
ル（約３Ｖ）を出力する場合には、イネーブル端子４と
入力端子３は共にＨｉｇｈベレ（５Ｖ）の電位になる
為、ＡＮＤ回路５の出力はＨｉｇｈレベル（５Ｖ）とな
り、Ｐｃｈトランジスタ６は完全にオフ（ＯＦＦ）の状
態となる。また入力回路部１の入力部９の電位もＨｉｇ
ｈレベル（約３Ｖ）となる為、入力回路部Ｎｃｈトラン
ジスタ８は完全にオン（ＯＮ）状態、入力回路部１のＰ
ｃｈトランジスタ７に流れるソース−ドレイン電流ＩSD
はＰｃｈトランジスタ６が完全にＯＦＦ状態にある為、
ほぼ零となる。
【０００８】従って入力回路部１に流れる定常電流は大
幅に少なくなり、従来の回路に比べて消費電力は減少す
る。
幅に少なくなり、従来の回路に比べて消費電力は減少す
る。
【０００９】図２は本発明の第２の実施例の双方向バッ
ファを示す回路図である。
ファを示す回路図である。
【００１０】図２において、本実施例では、図１のＡＮ
Ｄ回路５がＮＡＮＤ回路１４と置きかわり、その出力端
子が、ソース端子を電源（５Ｖ）に，ドレイン端子を入
力回路部１０の入力部１６にそれぞれ接続されたＰｃｈ
トランジスタ１５のゲート端子に、さらにはＰｃｈトラ
ンジスタとＮｃｈトランジスタとから構成されるトラン
スミッションゲート１７のうちＮｃｈトランジスタのゲ
ート端子，及びインバータ回路１８の入力端子に接続さ
れ、インバータ回路１８の出力端子がトランスミッショ
ンゲート１７のＰｃｈトランジスタのゲート端子に接続
される。その他は、図１と同様である。
Ｄ回路５がＮＡＮＤ回路１４と置きかわり、その出力端
子が、ソース端子を電源（５Ｖ）に，ドレイン端子を入
力回路部１０の入力部１６にそれぞれ接続されたＰｃｈ
トランジスタ１５のゲート端子に、さらにはＰｃｈトラ
ンジスタとＮｃｈトランジスタとから構成されるトラン
スミッションゲート１７のうちＮｃｈトランジスタのゲ
ート端子，及びインバータ回路１８の入力端子に接続さ
れ、インバータ回路１８の出力端子がトランスミッショ
ンゲート１７のＰｃｈトランジスタのゲート端子に接続
される。その他は、図１と同様である。
【００１１】双方向バッファが出力状態でＨｉｇｈレベ
ル（約３Ｖ）を出力している時を同様に考えてみると、
イネーブル端子１３と入力端子１２はＨｉｇｈレベル
（５Ｖ）となり、ＮＡＮＤ回路１４の出力はＬｏｗレベ
ル（０Ｖ）となる。ゆえにトランスミッションゲート１
７はＯＦＦ状態，Ｐｃｈトランジスタ１５はＯＮ状態と
なり、入力回路部１０の入力部１６の電位はほぼ電源電
圧（５Ｖ）と等しくなる。
ル（約３Ｖ）を出力している時を同様に考えてみると、
イネーブル端子１３と入力端子１２はＨｉｇｈレベル
（５Ｖ）となり、ＮＡＮＤ回路１４の出力はＬｏｗレベ
ル（０Ｖ）となる。ゆえにトランスミッションゲート１
７はＯＦＦ状態，Ｐｃｈトランジスタ１５はＯＮ状態と
なり、入力回路部１０の入力部１６の電位はほぼ電源電
圧（５Ｖ）と等しくなる。
【００１２】ここで、入力回路部１０の入力部１６に５
Ｖと３Ｖという２種の電位が加わった場合を考えてみる
と、入力回路部１０のＮｃｈトランジスタ２０はどちら
の電位が加わったとしても完全にＯＮ状態となっている
為、入力回路部１０に流れる定常電流はＰｃｈトランジ
スタ１９に流れるソース・ドレイン電流ＩSDにほぼ等し
くなる。すなわち、次式のようになる。
Ｖと３Ｖという２種の電位が加わった場合を考えてみる
と、入力回路部１０のＮｃｈトランジスタ２０はどちら
の電位が加わったとしても完全にＯＮ状態となっている
為、入力回路部１０に流れる定常電流はＰｃｈトランジ
スタ１９に流れるソース・ドレイン電流ＩSDにほぼ等し
くなる。すなわち、次式のようになる。
【００１３】
【００１４】前記（１）式より、入力回路部の入力部１
６に５Ｖを加えた方が、入力回路部１０に流れる定常電
流は大幅に減少し、従来の回路に比べて消費電力が減少
する。
６に５Ｖを加えた方が、入力回路部１０に流れる定常電
流は大幅に減少し、従来の回路に比べて消費電力が減少
する。
【００１５】
【発明の効果】以上説明したように、本発明は、イネー
ブル端子と出力回路部の入力端子との信号により、入力
回路部を制御し、定常電流を低減することにより消費電
力が少なくできるという効果を有する。
ブル端子と出力回路部の入力端子との信号により、入力
回路部を制御し、定常電流を低減することにより消費電
力が少なくできるという効果を有する。
【図１】本発明の第１の実施例の双方向バッファの回路
図である。
図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の双方向バッファの回路図である。
１，１０，２１ 入力回路部
２，１１，２２ 出力回路部
１４ ＮＡＮＤ回路
８，２０ 入力回路部Ｎｃｈトランジスタ
７，１９ 入力回路部Ｐｃｈトランジスタ
３，１２，２３ 出力回路部入力端子
４，１３，２４ イネーブル端子
６，１５ Ｐｃｈトランジスタ
１７ トランスミッションゲート
５ ＡＮＤ回路
１８ インバータ回路
２５ 双方向端子
９，１６，２６ 入力回路部の入力部
Claims (2)
- 【請求項１】 入力回路部と出力回路部とを備えた双方
向バッファにおいて、イネーブル端子と前記出力回路部
の入力端子との信号がＡＮＤ回路またはＮＡＮＤ回路の
機能を有する回路の入力端子に接続され、前記ＡＮＤ回
路またはＮＡＮＤ回路の機能を有する回路の出力端子が
トランジスタのゲート端子に接続され、前記トランジス
タのソース端子，ドレイン端子のうち一方が電源に他方
が前記入力回路部に接続されることを特徴とする双方向
バッファ。 - 【請求項２】 入力回路部が、トランジスタ−トランジ
スタ・ロジックの出力構成となっている請求項１記載の
双方向バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193352A JP2654275B2 (ja) | 1991-08-02 | 1991-08-02 | 双方向バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193352A JP2654275B2 (ja) | 1991-08-02 | 1991-08-02 | 双方向バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537343A true JPH0537343A (ja) | 1993-02-12 |
| JP2654275B2 JP2654275B2 (ja) | 1997-09-17 |
Family
ID=16306479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193352A Expired - Lifetime JP2654275B2 (ja) | 1991-08-02 | 1991-08-02 | 双方向バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654275B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017762A1 (en) * | 1995-11-08 | 1997-05-15 | Advanced Micro Devices, Inc. | An input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
-
1991
- 1991-08-02 JP JP3193352A patent/JP2654275B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017762A1 (en) * | 1995-11-08 | 1997-05-15 | Advanced Micro Devices, Inc. | An input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
| US6067627A (en) * | 1995-11-08 | 2000-05-23 | Advanced Micro Devices, Inc. | Core section having asynchronous partial reset |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654275B2 (ja) | 1997-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970422 |