JPH0637623A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0637623A JPH0637623A JP4191248A JP19124892A JPH0637623A JP H0637623 A JPH0637623 A JP H0637623A JP 4191248 A JP4191248 A JP 4191248A JP 19124892 A JP19124892 A JP 19124892A JP H0637623 A JPH0637623 A JP H0637623A
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- Japan
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- mos transistor
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Abstract
(57)【要約】 （修正有）
【目的】３ステート出力バッファを備えた３Ｖ駆動のデ
バイスと５Ｖ駆動のデバイスとのバスを共有化するこ
と。 【構成】３ステート出力回路の出力端子１１と、その前
段のＭＯＳトランジスタ４Ａ，５Ａとの間に、トランス
ファゲート８を設ける。これにより、出力端子１１につ
ながるＰ型ＭＯＳトランジスタ４Ｂのゲート幅Ｗを小さ
くすることで、Ｐ型拡散層面積を小さくし、寄生ダイオ
ードの接合面積に比例する順方向電流を小さくすること
ができる。 【効果】３Ｖ駆動のデバイスと５Ｖ駆動のデバイスとの
バスを共有化できる。
バイスと５Ｖ駆動のデバイスとのバスを共有化するこ
と。 【構成】３ステート出力回路の出力端子１１と、その前
段のＭＯＳトランジスタ４Ａ，５Ａとの間に、トランス
ファゲート８を設ける。これにより、出力端子１１につ
ながるＰ型ＭＯＳトランジスタ４Ｂのゲート幅Ｗを小さ
くすることで、Ｐ型拡散層面積を小さくし、寄生ダイオ
ードの接合面積に比例する順方向電流を小さくすること
ができる。 【効果】３Ｖ駆動のデバイスと５Ｖ駆動のデバイスとの
バスを共有化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＣＭＯＳ半導体集積回路に関する。
し、特にＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタからなる３
ステート出力回路を、図２に示す。
ステート出力回路を、図２に示す。
【０００３】図２において、本３ステート出力回路は、
ＮＡＮＤ回路１，ＮＯＲ回路２，インバータ回路３から
なる３ステート出力回路制御回路１２Ａと、Ｐ型ＭＯＳ
トランジスタ４Ａと、Ｎ型ＭＯＳトランジスタ５Ａと、
信号入力端子１０と、イネーブル入力端子９と、出力端
子１１とを備えている。トランジスタ４Ａ，５Ａの直列
体には、電源６と接地（ＧＮＤ）とが接続される。
ＮＡＮＤ回路１，ＮＯＲ回路２，インバータ回路３から
なる３ステート出力回路制御回路１２Ａと、Ｐ型ＭＯＳ
トランジスタ４Ａと、Ｎ型ＭＯＳトランジスタ５Ａと、
信号入力端子１０と、イネーブル入力端子９と、出力端
子１１とを備えている。トランジスタ４Ａ，５Ａの直列
体には、電源６と接地（ＧＮＤ）とが接続される。
【０００４】従来のＣＭＯＳ３ステート出力回路は、イ
ネーブル入力端子９にハイレベル信号、信号入力端子１
０にハイレベル信号を入力すると、ＮＡＮＤ回路１の出
力がロウレベルになり、Ｐ型ＭＯＳトランジスタ４Ａが
オン状態に、ＮＯＲ回路２の出力がロウレベルになり、
Ｎ型ＭＯＳトランジスタ５Ａがオフ状態になり、出力端
子１１はハイレベル出力状態になる。
ネーブル入力端子９にハイレベル信号、信号入力端子１
０にハイレベル信号を入力すると、ＮＡＮＤ回路１の出
力がロウレベルになり、Ｐ型ＭＯＳトランジスタ４Ａが
オン状態に、ＮＯＲ回路２の出力がロウレベルになり、
Ｎ型ＭＯＳトランジスタ５Ａがオフ状態になり、出力端
子１１はハイレベル出力状態になる。
【０００５】イネーブル入力端子９にハイレベル信号、
信号入力端子１０にロウレベル信号を入力すると、ＮＡ
ＮＤ回路１の出力がハイレベルになり、Ｐ型ＭＯＳトラ
ンジスタ４Ａがオフ状態に、ＮＯＲ回路２の出力がハイ
レベルになり、Ｎ型ＭＯＳトランジスタ５Ａがオン状態
になり、出力端子１１はロウレベル出力状態になる。
信号入力端子１０にロウレベル信号を入力すると、ＮＡ
ＮＤ回路１の出力がハイレベルになり、Ｐ型ＭＯＳトラ
ンジスタ４Ａがオフ状態に、ＮＯＲ回路２の出力がハイ
レベルになり、Ｎ型ＭＯＳトランジスタ５Ａがオン状態
になり、出力端子１１はロウレベル出力状態になる。
【０００６】イネーブル入力端子９にロウレベル信号を
入力すると、信号入力端子１０に入力する信号がハイレ
ベル信号、ロウレベル信号のどちらでも、ＮＡＮＤ回路
１の出力がハイレベルになり、Ｐ型ＭＯＳトランジスタ
４Ａがオフ状態に、ＮＯＲ回路２の出力がロウレベルに
なり、Ｎ型ＭＯＳトランジスタ５Ａがオフ状態になり、
出力端子１１はハイインピーダンス状態となる。
入力すると、信号入力端子１０に入力する信号がハイレ
ベル信号、ロウレベル信号のどちらでも、ＮＡＮＤ回路
１の出力がハイレベルになり、Ｐ型ＭＯＳトランジスタ
４Ａがオフ状態に、ＮＯＲ回路２の出力がロウレベルに
なり、Ｎ型ＭＯＳトランジスタ５Ａがオフ状態になり、
出力端子１１はハイインピーダンス状態となる。
【０００７】このように、イネーブル入力端子９、信号
入力端子１０に入力する信号によって、ハイレベル出力
状態、ロウレベル出力状態、ハイインピーダンス状態の
３つの状態になる。
入力端子１０に入力する信号によって、ハイレベル出力
状態、ロウレベル出力状態、ハイインピーダンス状態の
３つの状態になる。
【０００８】
【発明が解決しようとする課題】半導体製造技術の微細
化にともない、ＭＯＳトランジスタのゲート長Ｌが１μ
ｍ未満になると、信頼性の向上や消費電力の低減化等の
ために、論理ＬＳＩの電源電圧が下がる傾向にあり、従
来の動作電源電圧の高い論理ＬＳＩとこれらの動作電源
電圧の低い論理ＬＳＩとが１つの基盤上に搭載されるこ
とになる。
化にともない、ＭＯＳトランジスタのゲート長Ｌが１μ
ｍ未満になると、信頼性の向上や消費電力の低減化等の
ために、論理ＬＳＩの電源電圧が下がる傾向にあり、従
来の動作電源電圧の高い論理ＬＳＩとこれらの動作電源
電圧の低い論理ＬＳＩとが１つの基盤上に搭載されるこ
とになる。
【０００９】従って、図３に示すように、動作電源電圧
の互いに異なる論理ＬＳＩ１３Ａ，１３ＢのＣＭＯＳ３
ステート出力が一つのバスライン１４に接続されている
場合が生じる。図３において、論理ＬＳＩ１３Ａは５Ｖ
動作の論理ＬＳＩ、論理ＬＳＩ１３Ｂは３Ｖ動作の論理
ＬＳＩ、回路１５Ａは、論理ＬＳＩ１３Ａ内の３ステー
ト出力回路、回路１５Ｂは論理ＬＳＩ１３Ｂ内のＣＭＯ
Ｓ３ステート出力回路である。
の互いに異なる論理ＬＳＩ１３Ａ，１３ＢのＣＭＯＳ３
ステート出力が一つのバスライン１４に接続されている
場合が生じる。図３において、論理ＬＳＩ１３Ａは５Ｖ
動作の論理ＬＳＩ、論理ＬＳＩ１３Ｂは３Ｖ動作の論理
ＬＳＩ、回路１５Ａは、論理ＬＳＩ１３Ａ内の３ステー
ト出力回路、回路１５Ｂは論理ＬＳＩ１３Ｂ内のＣＭＯ
Ｓ３ステート出力回路である。
【００１０】５Ｖ電源電圧動作の論理ＬＳＩ１３ＡのＣ
ＭＯＳ３ステート出力回路１５Ａが出力状態（ハイレベ
ル５Ｖ、またはロウレベル０Ｖ）のときは、３Ｖ電源電
圧動作の論理ＬＳＩ１３ＢのＣＭＯＳ３ステート出力回
路１５Ｂはハイインピーダンス状態になり、バスライン
１４は論理ＬＳＩ１３Ａの出力レベル状態になる。
ＭＯＳ３ステート出力回路１５Ａが出力状態（ハイレベ
ル５Ｖ、またはロウレベル０Ｖ）のときは、３Ｖ電源電
圧動作の論理ＬＳＩ１３ＢのＣＭＯＳ３ステート出力回
路１５Ｂはハイインピーダンス状態になり、バスライン
１４は論理ＬＳＩ１３Ａの出力レベル状態になる。
【００１１】このとき、論理ＬＳＩ１３ＡのＣＭＯＳ３
ステート出力回路がハイレベル出力状態（５Ｖ出力）で
バスライン１５がハイレベル（５Ｖ）の状態のとき、論
理ＬＳＩ１３Ａの３ステート出力回路１５Ｂがハイイン
ピーダンス状態でも、ＣＭＯＳ３ステート出力回路１５
Ｂが３Ｖ電源電圧動作であるため、その最終段のＰ型Ｍ
ＯＳトランジスタのＰ型拡散層とそのＮウェルで構成さ
れる寄生ダイオードに順方向電圧が印加されることにな
り、Ｐ型拡散層からＮウェルに順方向電流が流れ、回路
全体の消費電力が大きくなるという問題点があった。
ステート出力回路がハイレベル出力状態（５Ｖ出力）で
バスライン１５がハイレベル（５Ｖ）の状態のとき、論
理ＬＳＩ１３Ａの３ステート出力回路１５Ｂがハイイン
ピーダンス状態でも、ＣＭＯＳ３ステート出力回路１５
Ｂが３Ｖ電源電圧動作であるため、その最終段のＰ型Ｍ
ＯＳトランジスタのＰ型拡散層とそのＮウェルで構成さ
れる寄生ダイオードに順方向電圧が印加されることにな
り、Ｐ型拡散層からＮウェルに順方向電流が流れ、回路
全体の消費電力が大きくなるという問題点があった。
【００１２】本発明の目的は、前記問題点を解決し、消
費電力が大きくならないように半導体集積回路装置を提
供することにある。
費電力が大きくならないように半導体集積回路装置を提
供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、出力端子と最終段の出力回路との間にト
ランスファーゲートを備えていることを特徴とする。
装置の構成は、出力端子と最終段の出力回路との間にト
ランスファーゲートを備えていることを特徴とする。
【００１４】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示す回路図である。
路装置を示す回路図である。
【００１５】図１において、本実施例の半導体集積回路
装置は、３ステート出力回路制御回路１２Ａと、Ｐ型Ｍ
ＯＳトランジスタ４Ａ及びＮ型ＭＯＳトランジスタ５Ａ
の直列体と、トランスファーゲート８と、出力端子１１
と、信号入力端子１０と、イネーブル入力端子９とを備
えている。
装置は、３ステート出力回路制御回路１２Ａと、Ｐ型Ｍ
ＯＳトランジスタ４Ａ及びＮ型ＭＯＳトランジスタ５Ａ
の直列体と、トランスファーゲート８と、出力端子１１
と、信号入力端子１０と、イネーブル入力端子９とを備
えている。
【００１６】ここで、トランスファーゲート８は、Ｐ型
ＭＯＳトランジスタ４ＢとＮ型ＭＯＳトランジスタ５Ｂ
とを有する。トランジスタ４Ｂのゲートはイネーブル入
力端子９に接続され、トランジスタ５Ｂのゲートはイン
バータ回路３の出力に接続される。トランジスタ４Ａ，
５Ａの直列体は、電源６と接地７とに接続される。３ス
テート出力回路制御回路１２Ａは、ＮＡＮＤ回路１と、
ＮＯＲ回路２と、インバータ回路３とを有する。
ＭＯＳトランジスタ４ＢとＮ型ＭＯＳトランジスタ５Ｂ
とを有する。トランジスタ４Ｂのゲートはイネーブル入
力端子９に接続され、トランジスタ５Ｂのゲートはイン
バータ回路３の出力に接続される。トランジスタ４Ａ，
５Ａの直列体は、電源６と接地７とに接続される。３ス
テート出力回路制御回路１２Ａは、ＮＡＮＤ回路１と、
ＮＯＲ回路２と、インバータ回路３とを有する。
【００１７】本実施例は、出力端子１１の前に、トラン
スファーゲート８が設けられている点等が特徴的であ
る。
スファーゲート８が設けられている点等が特徴的であ
る。
【００１８】この３ステート出力回路は、信号出力状態
のときは、トランスファーゲート８を構成するＰ型ＭＯ
Ｓトランジスタ４Ｂ、Ｎ型ＭＯＳトランジスタ５Ｂをオ
ンさせ、Ｐ型ＭＯＳトランジスタ４Ａ、Ｎ型ＭＯＳトラ
ンジスタ５Ａのドレインからの信号を出力端子に出力す
る。
のときは、トランスファーゲート８を構成するＰ型ＭＯ
Ｓトランジスタ４Ｂ、Ｎ型ＭＯＳトランジスタ５Ｂをオ
ンさせ、Ｐ型ＭＯＳトランジスタ４Ａ、Ｎ型ＭＯＳトラ
ンジスタ５Ａのドレインからの信号を出力端子に出力す
る。
【００１９】ハイインピーダンス状態のときは、トラン
スファーゲート８を構成するＰ型ＭＯＳトランジスタ４
Ｂ、Ｎ型ＭＯＳトランジスタ５Ｂはオフ状態となり、Ｐ
型ＭＯＳトランジスタ４Ａ、Ｎ型ＭＯＳトランジスタ５
Ａのドレインを出力端子から切り放す。
スファーゲート８を構成するＰ型ＭＯＳトランジスタ４
Ｂ、Ｎ型ＭＯＳトランジスタ５Ｂはオフ状態となり、Ｐ
型ＭＯＳトランジスタ４Ａ、Ｎ型ＭＯＳトランジスタ５
Ａのドレインを出力端子から切り放す。
【００２０】ここで、図３のように、動作電源電圧の高
い論理ＬＳＩ１３Ａとバスを構成した場合を考えると、
動作電源電圧の高い論理ＬＳＩ１３Ａのハイレベル出力
によって出力端子１１の電圧が上がり、トランスファー
ゲート８を構成するＰ型ＭＯＳトランジスタ４Ｂの端子
につながれたＰ型拡散層とそのＮウェルで構成される寄
生ダイオードに順方向電圧が印加されて順方向電流が流
れるが、トランスファーゲート８を構成するＰ型ＭＯＳ
トランジスタ４Ｂのゲート幅Ｗを小さくすることで、Ｐ
型拡散層面積を小さくし、ダイオードの接合面積が小さ
くなるので、接合面積に比例する順方向電流を小さくす
ることができる。Ｐ型ＭＯＳトランジスタ４Ａのゲート
幅Ｗを１００μｍ、トランスブァーゲート８を構成する
Ｐ型ＭＯＳトランジスタ４Ｂのゲート幅Ｗを１０μｍで
構成した場合、従来の３ステート出力回路の場合に比べ
て出力端子１１からみたＰ型拡散層面積は十分の一とな
り、寄生ダイオードの接合面積に比例する順方向電流も
ほぼ十分の一になる。
い論理ＬＳＩ１３Ａとバスを構成した場合を考えると、
動作電源電圧の高い論理ＬＳＩ１３Ａのハイレベル出力
によって出力端子１１の電圧が上がり、トランスファー
ゲート８を構成するＰ型ＭＯＳトランジスタ４Ｂの端子
につながれたＰ型拡散層とそのＮウェルで構成される寄
生ダイオードに順方向電圧が印加されて順方向電流が流
れるが、トランスファーゲート８を構成するＰ型ＭＯＳ
トランジスタ４Ｂのゲート幅Ｗを小さくすることで、Ｐ
型拡散層面積を小さくし、ダイオードの接合面積が小さ
くなるので、接合面積に比例する順方向電流を小さくす
ることができる。Ｐ型ＭＯＳトランジスタ４Ａのゲート
幅Ｗを１００μｍ、トランスブァーゲート８を構成する
Ｐ型ＭＯＳトランジスタ４Ｂのゲート幅Ｗを１０μｍで
構成した場合、従来の３ステート出力回路の場合に比べ
て出力端子１１からみたＰ型拡散層面積は十分の一とな
り、寄生ダイオードの接合面積に比例する順方向電流も
ほぼ十分の一になる。
【００２１】トランスファーゲートを構成するＮ型ＭＯ
Ｓトランジスタ５Ｂ、その前段にあるＰ型ＭＯＳトラン
ジスタ４Ａは出力状態のとき出力信号のドライブ能力を
損なわないよう、ゲート幅Ｗを大きめに構成している。
Ｓトランジスタ５Ｂ、その前段にあるＰ型ＭＯＳトラン
ジスタ４Ａは出力状態のとき出力信号のドライブ能力を
損なわないよう、ゲート幅Ｗを大きめに構成している。
【００２２】図４は本発明の第２の実施例を示す回路図
である。
である。
【００２３】図４において、本実施例は前記第１の実施
例とは制御回路部の異なる３ステート出力回路である。
即ち、本実施例は、制御回路１２Ｂが、図１と異なる。
イネーブル入力端子９にハイレベル信号、信号入力端子
１０にハイレベル信号を入力すると、Ｐ型ＭＯＳトラン
ジスタ４Ｃ，４Ｄ，４Ｅがオフ、Ｎ型ＭＯＳトランジス
タ５Ｄ，５Ｅをオン，Ｎ型ＭＯＳトランジスタ５Ｃがオ
フ、その結果ライン１６Ａ，１６Ｂがロウレベルにな
り、Ｐ型ＭＯＳトランジスタ４Ａはオン状態に、Ｎ型Ｍ
ＯＳトランジスタ５Ａはオフ状態に、トランスファーゲ
ート８はオン状態になり、出力端子１１はハイレベル出
力状態になる。
例とは制御回路部の異なる３ステート出力回路である。
即ち、本実施例は、制御回路１２Ｂが、図１と異なる。
イネーブル入力端子９にハイレベル信号、信号入力端子
１０にハイレベル信号を入力すると、Ｐ型ＭＯＳトラン
ジスタ４Ｃ，４Ｄ，４Ｅがオフ、Ｎ型ＭＯＳトランジス
タ５Ｄ，５Ｅをオン，Ｎ型ＭＯＳトランジスタ５Ｃがオ
フ、その結果ライン１６Ａ，１６Ｂがロウレベルにな
り、Ｐ型ＭＯＳトランジスタ４Ａはオン状態に、Ｎ型Ｍ
ＯＳトランジスタ５Ａはオフ状態に、トランスファーゲ
ート８はオン状態になり、出力端子１１はハイレベル出
力状態になる。
【００２４】イネーブル入力端子９にハイレベル信号、
信号入力端子１０にロウレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｅがオン，４Ｄがオフ、Ｎ
型ＭＯＳトランジスタ５Ｃ，５Ｄ，Ｎ型ＭＯＳトランジ
スタ５Ｅがオフ，その結果ライン１６Ａ，１６Ｂがハイ
レベルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態
に、Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トラン
スファーゲート８はオン状態になり、出力端子１１はロ
ウレベル出力状態になる。
信号入力端子１０にロウレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｅがオン，４Ｄがオフ、Ｎ
型ＭＯＳトランジスタ５Ｃ，５Ｄ，Ｎ型ＭＯＳトランジ
スタ５Ｅがオフ，その結果ライン１６Ａ，１６Ｂがハイ
レベルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態
に、Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トラン
スファーゲート８はオン状態になり、出力端子１１はロ
ウレベル出力状態になる。
【００２５】イネーブル入力端子９にロウレベル信号、
信号入力端子１０にハイレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｅがオフ，Ｐ型ＭＯＳトラ
ンジスタ４Ｄがオン、Ｎ型ＭＯＳトランジスタ５Ｃ，５
Ｄがオン，Ｎ型ＭＯＳトランジスタ５Ｅがオフ，その結
果ライン１６Ａがハイレベル、ライン１６Ｂがロウレベ
ルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態に、
Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トランスフ
ァーゲート８はオフ状態になり、出力端子１１はハイイ
ンピーダンス状態になる。
信号入力端子１０にハイレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｅがオフ，Ｐ型ＭＯＳトラ
ンジスタ４Ｄがオン、Ｎ型ＭＯＳトランジスタ５Ｃ，５
Ｄがオン，Ｎ型ＭＯＳトランジスタ５Ｅがオフ，その結
果ライン１６Ａがハイレベル、ライン１６Ｂがロウレベ
ルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態に、
Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トランスフ
ァーゲート８はオフ状態になり、出力端子１１はハイイ
ンピーダンス状態になる。
【００２６】イネーブル入力端子９にロウレベル信号、
信号入力端子１０にロウレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｄがオン，Ｐ型ＭＯＳトラ
ンジスタ４Ｅがオフ、Ｎ型ＭＯＳトランジスタ５Ｃがオ
ン，Ｎ型ＭＯＳトランジスタ５Ｄ，５Ｅがオフ，その結
果ライン１６Ａがハイレベル、ライン１６Ｂがロウレベ
ルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態に、
Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トランスフ
ァーゲート８はオフ状態になり、出力端子１１はハイイ
ンピーダンス状態になる。
信号入力端子１０にロウレベル信号を入力すると、Ｐ型
ＭＯＳトランジスタ４Ｃ，４Ｄがオン，Ｐ型ＭＯＳトラ
ンジスタ４Ｅがオフ、Ｎ型ＭＯＳトランジスタ５Ｃがオ
ン，Ｎ型ＭＯＳトランジスタ５Ｄ，５Ｅがオフ，その結
果ライン１６Ａがハイレベル、ライン１６Ｂがロウレベ
ルになり、Ｐ型ＭＯＳトランジスタ４Ａはオフ状態に、
Ｎ型ＭＯＳトランジスタ５Ａはオン状態に、トランスフ
ァーゲート８はオフ状態になり、出力端子１１はハイイ
ンピーダンス状態になる。
【００２７】本実施例の回路でも、ハイインピーダンス
状態のときトランスファーゲートがオフし、第１の実施
例と同様の効果が得られる。
状態のときトランスファーゲートがオフし、第１の実施
例と同様の効果が得られる。
【００２８】
【発明の効果】以上説明したように、本発明の特にＣＭ
ＯＳ３ステート出力回路は、例えばトランスファーゲー
トのＰ型ＭＯＳトランジスタのゲート幅Ｗを小さくする
ことで、Ｐ型拡散層面積を小さくし、寄生ダイオードの
接合面積に比例する順方向電流を小さくすることがで
き、５Ｖ駆動デバイスと３Ｖ駆動デバイスとでバスの共
有化ができるようになるという効果がある。
ＯＳ３ステート出力回路は、例えばトランスファーゲー
トのＰ型ＭＯＳトランジスタのゲート幅Ｗを小さくする
ことで、Ｐ型拡散層面積を小さくし、寄生ダイオードの
接合面積に比例する順方向電流を小さくすることがで
き、５Ｖ駆動デバイスと３Ｖ駆動デバイスとでバスの共
有化ができるようになるという効果がある。
【図１】本発明の第１の実施例の半導体集積回路装置を
示す回路図である。
示す回路図である。
【図２】従来の３ステート出力回路の回路図である。
【図３】異なる電源電圧動作の論理ＬＳＩの３ステート
回路を一つのバスラインに接続したときの例を示すブロ
ック図である。
回路を一つのバスラインに接続したときの例を示すブロ
ック図である。
【図４】本発明の第２の実施例の回路図である。
【符号の説明】 １ ＮＡＮＤ回路 ２ ＮＯＲ回路 ３ インバータ回路 ４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ Ｐ型ＭＯＳトランジ
スタ ５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ Ｎ型ＭＯＳトランジ
スタ ６ 電源 ７ 接地 ８ トランスファーゲート ９ イネーブル入力端子 １０ 信号入力端子 １１ 出力端子 １２Ａ，１２Ｂ ３ステート出力回路制御回路部 １３Ａ 動作電源電圧が５Ｖの論理ＬＳＩ １３Ｂ 動作電源電圧が３Ｖの論理ＬＳＩ １４ バスライン １５Ａ，１５Ｂ 論理ＬＳＩの３ステート出力回路 １６Ａ，１６Ｂ 信号ライン
スタ ５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ Ｎ型ＭＯＳトランジ
スタ ６ 電源 ７ 接地 ８ トランスファーゲート ９ イネーブル入力端子 １０ 信号入力端子 １１ 出力端子 １２Ａ，１２Ｂ ３ステート出力回路制御回路部 １３Ａ 動作電源電圧が５Ｖの論理ＬＳＩ １３Ｂ 動作電源電圧が３Ｖの論理ＬＳＩ １４ バスライン １５Ａ，１５Ｂ 論理ＬＳＩの３ステート出力回路 １６Ａ，１６Ｂ 信号ライン
Claims (2)
- 【請求項１】 出力端子と最終段出力回路との間に、ト
ランスファーゲートを設けた３ステート出力バッファを
備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 トランスファーゲートのゲートは、イネ
ーブル入力端子及びその入力反転出力に各々接続されて
いる請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191248A JPH0637623A (ja) | 1992-07-20 | 1992-07-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191248A JPH0637623A (ja) | 1992-07-20 | 1992-07-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637623A true JPH0637623A (ja) | 1994-02-10 |
Family
ID=16271374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191248A Withdrawn JPH0637623A (ja) | 1992-07-20 | 1992-07-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
-
1992
- 1992-07-20 JP JP4191248A patent/JPH0637623A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |