JPH0537807A - パルス信号処理回路 - Google Patents
パルス信号処理回路Info
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- JPH0537807A JPH0537807A JP3215870A JP21587091A JPH0537807A JP H0537807 A JPH0537807 A JP H0537807A JP 3215870 A JP3215870 A JP 3215870A JP 21587091 A JP21587091 A JP 21587091A JP H0537807 A JPH0537807 A JP H0537807A
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- Japan
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- signal
- pulse train
- pulse
- clock
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】１画面（原画）を構成する複数のエリア毎に最
適の圧縮処理を施し、最少のデータ量で画質の低下を最
低限に抑えて高効率な画像データ記録を可能とするこ
と。 【構成】１つの画像を複数の区画（エリア）に分割し、
各分割エリア毎の画像の鮮鋭度を表わすコントラスト情
報を求め、得られたコントラスト情報に基づいて当該分
割エリアに適切な圧縮率の量子化テーブルを設定するこ
とにより、１画面の各分割エリア毎に最適の圧縮処理を
施し、最少のデータ量で良質な画質の再生を可能として
いる。
適の圧縮処理を施し、最少のデータ量で画質の低下を最
低限に抑えて高効率な画像データ記録を可能とするこ
と。 【構成】１つの画像を複数の区画（エリア）に分割し、
各分割エリア毎の画像の鮮鋭度を表わすコントラスト情
報を求め、得られたコントラスト情報に基づいて当該分
割エリアに適切な圧縮率の量子化テーブルを設定するこ
とにより、１画面の各分割エリア毎に最適の圧縮処理を
施し、最少のデータ量で良質な画質の再生を可能として
いる。
Description
【０００１】
【産業上の利用分野】本発明は、パルス信号処理回路に
関し、特に異なるパルス列信号への切り換え時のスパイ
クの発生を防止するパルス信号処理回路に関する。
関し、特に異なるパルス列信号への切り換え時のスパイ
クの発生を防止するパルス信号処理回路に関する。
【０００２】
【従来の技術】動作中、複数の異なるパルス列のうち、
所定のタイミング関係（例えば、相応するパルスの立ち
上がりの位相が最も近接した関係）にあるパルス列を切
り換えて使用する回路は種々分野で採用されている。例
えば、スチルビデオフロッピーディスク（ＳＶＦ）等の
映像機器における輝度信号（Ｙ信号）と色信号（Ｃ信
号）の時間軸を調整する時間軸補正回路（ＴＢＣ）で
は、かかるパルス切り換えのためのパルス信号処理回路
が用いられる。すなわち、ＳＶＦ再生装置では、回転系
のジッタや非同期信号処理に起因するＹ信号やＣ信号の
時間軸の変動を補正するとともに同期状態にないＹ信号
とＣ信号を正確にＡ／Ｄ変換するため、本願出願人の先
の出願、特願平１ー１３８９０８号では、図４に示すよ
うなパルス信号処理回路を提案している。
所定のタイミング関係（例えば、相応するパルスの立ち
上がりの位相が最も近接した関係）にあるパルス列を切
り換えて使用する回路は種々分野で採用されている。例
えば、スチルビデオフロッピーディスク（ＳＶＦ）等の
映像機器における輝度信号（Ｙ信号）と色信号（Ｃ信
号）の時間軸を調整する時間軸補正回路（ＴＢＣ）で
は、かかるパルス切り換えのためのパルス信号処理回路
が用いられる。すなわち、ＳＶＦ再生装置では、回転系
のジッタや非同期信号処理に起因するＹ信号やＣ信号の
時間軸の変動を補正するとともに同期状態にないＹ信号
とＣ信号を正確にＡ／Ｄ変換するため、本願出願人の先
の出願、特願平１ー１３８９０８号では、図４に示すよ
うなパルス信号処理回路を提案している。
【０００３】図４において、バースト信号抽出回路４６
はＣ信号からバースト信号を抽出する。ＡＰＣ４７は、
抽出したバースト信号に同期した基準周波数（本例では
１４．３ＭＨｚ）のクロックを生成する。Ｃ信号は、遅
延回路４８により所定の遅延を与えられてタイミング調
整された後、Ａ／Ｄ変換器４９においてＡＰＣ４７から
の基準クロックによりＡ／Ｄ変換され、ＡＰＣ４７から
の基準クロックによりラッチ回路５０にラッチされる。
一方、Ｙ信号からは同期信号抽出回路４１により同期信
号が抽出されて位相変調器４４に送出される。位相変調
器４４は、ＡＰＣ４７からの基準クロックを同期信号抽
出回路４１で抽出された同期信号で位相変調して、１
４．３ＭＨｚのＹ信号に同期したクロックとしてＡ／Ｄ
変換器４３に供給する。遅延回路４２で所定時間遅延さ
れたＹ信号は、Ａ／Ｄ変換器４３で位相変調器４４から
のクロックでＡ／Ｄ変換されるとともに、ラッチ回路４
５にＡＰＣ４７からの基準クロックでラッチされる。
はＣ信号からバースト信号を抽出する。ＡＰＣ４７は、
抽出したバースト信号に同期した基準周波数（本例では
１４．３ＭＨｚ）のクロックを生成する。Ｃ信号は、遅
延回路４８により所定の遅延を与えられてタイミング調
整された後、Ａ／Ｄ変換器４９においてＡＰＣ４７から
の基準クロックによりＡ／Ｄ変換され、ＡＰＣ４７から
の基準クロックによりラッチ回路５０にラッチされる。
一方、Ｙ信号からは同期信号抽出回路４１により同期信
号が抽出されて位相変調器４４に送出される。位相変調
器４４は、ＡＰＣ４７からの基準クロックを同期信号抽
出回路４１で抽出された同期信号で位相変調して、１
４．３ＭＨｚのＹ信号に同期したクロックとしてＡ／Ｄ
変換器４３に供給する。遅延回路４２で所定時間遅延さ
れたＹ信号は、Ａ／Ｄ変換器４３で位相変調器４４から
のクロックでＡ／Ｄ変換されるとともに、ラッチ回路４
５にＡＰＣ４７からの基準クロックでラッチされる。
【０００４】位相変調器４４の具体的回路構成例は、図
５に示す如く、ＡＰＣ４７からの１４．３ＭＨｚの基準
クロックＣＬＫを入力する縦属接続されたディレイ素子
４４１ａ，４４１ｂ，４４１ｃ，…，４４１ｎの各出力
クロックＣ0 ，Ｃ1 ，Ｃ2 ，…，Ｃn と、同期信号抽出
回路４６からの同期信号の位相とを位相比較部４４２で
比較し、当該同期信号に最も近い位相のクロック信号を
選択して変調出力として出力する。図６には、ディレイ
素子４４１ａ，４４１ｂ，…の出力のうち、入力側から
４段目のディレイ素子からの出力クロック列Ｃ0 ，Ｃ1
，Ｃ2 ，Ｃ3 と、クロック列を切り換え出力するため
のタイミング基準信号が示されており、タイミング基準
信号に基づいて所望のクロック列が選択出力される。こ
うして、ラッチ回路４５と５０からは、両信号は同期状
態で出力される。
５に示す如く、ＡＰＣ４７からの１４．３ＭＨｚの基準
クロックＣＬＫを入力する縦属接続されたディレイ素子
４４１ａ，４４１ｂ，４４１ｃ，…，４４１ｎの各出力
クロックＣ0 ，Ｃ1 ，Ｃ2 ，…，Ｃn と、同期信号抽出
回路４６からの同期信号の位相とを位相比較部４４２で
比較し、当該同期信号に最も近い位相のクロック信号を
選択して変調出力として出力する。図６には、ディレイ
素子４４１ａ，４４１ｂ，…の出力のうち、入力側から
４段目のディレイ素子からの出力クロック列Ｃ0 ，Ｃ1
，Ｃ2 ，Ｃ3 と、クロック列を切り換え出力するため
のタイミング基準信号が示されており、タイミング基準
信号に基づいて所望のクロック列が選択出力される。こ
うして、ラッチ回路４５と５０からは、両信号は同期状
態で出力される。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
この種のパルス信号処理回路では、複数の異なるパルス
列の中から所望のパルス列をタイミング基準信号によっ
て選択し、切り換え出力するようにしていた。しかしな
がら、タイミング基準信号に基づくクロック列の切り換
え時に以下に述べるようなパルス幅の狭いスパイクパル
スが生じるため、タイミングエラーやサンプリングホー
ルド時の悪影響が生じてしまう問題がある。つまり、切
り換えに際して、正パルスで見ても負パルスで見てもパ
ルス幅が狭くなり過ぎるとＩＣ等の仕様として規定され
る最小パルス幅の要件を満足できず、このような状況下
においてのＩＣ等の動作は補償されないため大きな問題
となる。例えば、図６に示すクロック列Ｃ0 からクロッ
ク列Ｃ3 をタイミング基準信号のハイレベルからローレ
ベルへの変化時点（立ち下がりエッジ）によって選択す
る場合、図７に示す如く、選択により得られる変調クロ
ックは切り換え時点前後のクロックの立ち下がりと立ち
上がり時間間隔Ｔが狭くなり、いわゆるスパイクパルス
が生じ、上述の如く問題を引き起こしてしまう。また、
タイミング基準信号のレベル変化時点が選択前のクロッ
ク列のハイレベル期間内にあるときには、変調クロック
は幅の狭いパルスとなり同様な問題が生ずる。この影響
は、Ａ／Ｄ変換器のようなクロックの両エッジを用いた
動作をする場合に特に深刻となる。また、タイミングエ
ラーによる誤動作の影響は、その時点にとどまらず、あ
る時間持続してしまうことも知られている（メタステー
ブル）。
この種のパルス信号処理回路では、複数の異なるパルス
列の中から所望のパルス列をタイミング基準信号によっ
て選択し、切り換え出力するようにしていた。しかしな
がら、タイミング基準信号に基づくクロック列の切り換
え時に以下に述べるようなパルス幅の狭いスパイクパル
スが生じるため、タイミングエラーやサンプリングホー
ルド時の悪影響が生じてしまう問題がある。つまり、切
り換えに際して、正パルスで見ても負パルスで見てもパ
ルス幅が狭くなり過ぎるとＩＣ等の仕様として規定され
る最小パルス幅の要件を満足できず、このような状況下
においてのＩＣ等の動作は補償されないため大きな問題
となる。例えば、図６に示すクロック列Ｃ0 からクロッ
ク列Ｃ3 をタイミング基準信号のハイレベルからローレ
ベルへの変化時点（立ち下がりエッジ）によって選択す
る場合、図７に示す如く、選択により得られる変調クロ
ックは切り換え時点前後のクロックの立ち下がりと立ち
上がり時間間隔Ｔが狭くなり、いわゆるスパイクパルス
が生じ、上述の如く問題を引き起こしてしまう。また、
タイミング基準信号のレベル変化時点が選択前のクロッ
ク列のハイレベル期間内にあるときには、変調クロック
は幅の狭いパルスとなり同様な問題が生ずる。この影響
は、Ａ／Ｄ変換器のようなクロックの両エッジを用いた
動作をする場合に特に深刻となる。また、タイミングエ
ラーによる誤動作の影響は、その時点にとどまらず、あ
る時間持続してしまうことも知られている（メタステー
ブル）。
【０００６】そこで、本発明の目的は、異なるパルス信
号クロック列の切り換え時においても幅の狭いパルス
（スパイクパルス）の発生を阻止するパルス信号処理回
路を提供することにある。
号クロック列の切り換え時においても幅の狭いパルス
（スパイクパルス）の発生を阻止するパルス信号処理回
路を提供することにある。
【０００７】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるパルス信号処理回路は、異なる位相を
有する複数のパルス列信号のうち供給された第１のパル
ス列信号と所定のタイミング関係を満たすパルス列信号
を第２のパルス列信号として選び、上記供給された第１
のパルス列信号が所定のタイミングで上記第２のパルス
列信号に切り換えられる態様の出力パルス列信号を出力
するためのパルス信号処理回路であって、上記複数のパ
ルス列信号のうちから上記第２のパルス列信号を選択し
た第１時点での上記第１のパルス列信号のレベルを少な
くとも第１時点以降の最初の第１のパルス列信号のエッ
ジたる第１エッジが到来するまでの時間区間維持すると
ともに、上記第１エッジの到来時点以降最初に到来する
上記第２のパルス列信号のエッジたる第２エッジが上記
第１エッジと同じ方向のエッジであるときに該第２エッ
ジ到来時点以降第１及び第２のパルス列信号のエッジが
くる前において上記供給された第１のパルス列信号を上
記第２のパルス列信号に切り換えて出力することを許容
し、上記第２エッジが上記第１エッジと異なる方向のエ
ッジであるときは該第２エッジの到来時点以降最初に到
来する第２のパルス列信号のエッジたる第３エッジ到来
時点までは上記第１エッジ直後での第１のパルス列信号
のレベルを維持し第３エッジ到来時点以降、次の第２パ
ルス列信号のエッジの前において上記供給された第１の
パルス列信号を上記第２のパルス列信号に切り換えて出
力することを許容するための切り換えタイミング制御手
段を備えて構成される。また、本発明によるパルス信号
処理回路は、複数の異なるパルス列信号のうち現在選択
されている第１のパルス列信号と、次に選択される第２
のパルス列信号を基準クロック信号に基づいて切り換え
出力するパルス信号処理回路であって、前記基準クロッ
ク信号に応答して前記第１のパルス列信号の現在出力中
の、または次の１つのパルスの出力後、前記第２のパル
ス列信号の立ち上がり、または立ち下がりに関連して予
め定めた時間長は前記第２のパルス列信号の切り換え出
力を禁止する手段を備えて構成される。
め、本発明によるパルス信号処理回路は、異なる位相を
有する複数のパルス列信号のうち供給された第１のパル
ス列信号と所定のタイミング関係を満たすパルス列信号
を第２のパルス列信号として選び、上記供給された第１
のパルス列信号が所定のタイミングで上記第２のパルス
列信号に切り換えられる態様の出力パルス列信号を出力
するためのパルス信号処理回路であって、上記複数のパ
ルス列信号のうちから上記第２のパルス列信号を選択し
た第１時点での上記第１のパルス列信号のレベルを少な
くとも第１時点以降の最初の第１のパルス列信号のエッ
ジたる第１エッジが到来するまでの時間区間維持すると
ともに、上記第１エッジの到来時点以降最初に到来する
上記第２のパルス列信号のエッジたる第２エッジが上記
第１エッジと同じ方向のエッジであるときに該第２エッ
ジ到来時点以降第１及び第２のパルス列信号のエッジが
くる前において上記供給された第１のパルス列信号を上
記第２のパルス列信号に切り換えて出力することを許容
し、上記第２エッジが上記第１エッジと異なる方向のエ
ッジであるときは該第２エッジの到来時点以降最初に到
来する第２のパルス列信号のエッジたる第３エッジ到来
時点までは上記第１エッジ直後での第１のパルス列信号
のレベルを維持し第３エッジ到来時点以降、次の第２パ
ルス列信号のエッジの前において上記供給された第１の
パルス列信号を上記第２のパルス列信号に切り換えて出
力することを許容するための切り換えタイミング制御手
段を備えて構成される。また、本発明によるパルス信号
処理回路は、複数の異なるパルス列信号のうち現在選択
されている第１のパルス列信号と、次に選択される第２
のパルス列信号を基準クロック信号に基づいて切り換え
出力するパルス信号処理回路であって、前記基準クロッ
ク信号に応答して前記第１のパルス列信号の現在出力中
の、または次の１つのパルスの出力後、前記第２のパル
ス列信号の立ち上がり、または立ち下がりに関連して予
め定めた時間長は前記第２のパルス列信号の切り換え出
力を禁止する手段を備えて構成される。
【０００８】
【作用】本発明では、複数の異なるパルス列信号のうち
現在選択されている第１のパルス列信号と、次に選択さ
れる第２のパルス列信号を基準クロック信号に基づいて
切り換え出力する場合、基準クロック信号に応答して第
１のパルス列信号のパルスの出力後、第２のパルス列信
号の立ち上がりや立ち下がり等のエッジに関連して予め
定めた時間長は第１のパルス列信号および第２のパルス
列信号の切り換え出力を禁止するようなマスク信号によ
るタイミング制御手段を設けることにより、パルス列信
号の切り換え時におけるスパイクパルスの発生を阻止し
た安定なパルス信号処理回路を得ている。
現在選択されている第１のパルス列信号と、次に選択さ
れる第２のパルス列信号を基準クロック信号に基づいて
切り換え出力する場合、基準クロック信号に応答して第
１のパルス列信号のパルスの出力後、第２のパルス列信
号の立ち上がりや立ち下がり等のエッジに関連して予め
定めた時間長は第１のパルス列信号および第２のパルス
列信号の切り換え出力を禁止するようなマスク信号によ
るタイミング制御手段を設けることにより、パルス列信
号の切り換え時におけるスパイクパルスの発生を阻止し
た安定なパルス信号処理回路を得ている。
【０００９】
【実施例】次に、本発明について図面を参照しながら説
明する。図１は、本発明によるパルス信号処理回路の一
実施例を示す回路図である。クロック位相シフト回路１
は、図５における縦属接続されたディレイ素子と同様な
回路構成を有し、クロックを順次微少時間だけ遅延させ
たクロックＣ0 ，Ｃ1 ，Ｃ2 ，Ｃ3 ，…，Ｃn-1 ，Ｃn
を出力する。同期クロック検出回路２は、クロック位相
シフト回路１からのクロックＣ0 〜Ｃnの中から所望の
クロックをタイミング基準信号に基づいて選択（セレク
ト）して出力する。クロックマスク（クリップ）信号発
生回路３は、タイミング基準信号、選択切り換え前のク
ロック（それ迄選択されていたクロック）およびその次
に選択されたクロックを受け、選択されたクロック情報
を用いてマスク信号を出力する。マスク信号は、タイミ
ング基準信号の状態変化時（切り換え時）に即時にクロ
ックの切り換えは行なわず、例えば、それ迄選択されて
いたクロックの立ち下がりからクロックをマスクして変
調クロックの発生を停止せしめ、次に選択されたクロッ
クの立ち下がりに同期してクロックの切り換えを行なう
ようにするための信号である。
明する。図１は、本発明によるパルス信号処理回路の一
実施例を示す回路図である。クロック位相シフト回路１
は、図５における縦属接続されたディレイ素子と同様な
回路構成を有し、クロックを順次微少時間だけ遅延させ
たクロックＣ0 ，Ｃ1 ，Ｃ2 ，Ｃ3 ，…，Ｃn-1 ，Ｃn
を出力する。同期クロック検出回路２は、クロック位相
シフト回路１からのクロックＣ0 〜Ｃnの中から所望の
クロックをタイミング基準信号に基づいて選択（セレク
ト）して出力する。クロックマスク（クリップ）信号発
生回路３は、タイミング基準信号、選択切り換え前のク
ロック（それ迄選択されていたクロック）およびその次
に選択されたクロックを受け、選択されたクロック情報
を用いてマスク信号を出力する。マスク信号は、タイミ
ング基準信号の状態変化時（切り換え時）に即時にクロ
ックの切り換えは行なわず、例えば、それ迄選択されて
いたクロックの立ち下がりからクロックをマスクして変
調クロックの発生を停止せしめ、次に選択されたクロッ
クの立ち下がりに同期してクロックの切り換えを行なう
ようにするための信号である。
【００１０】クロック切り換え回路４は、同期クロック
検出回路２からのそれ迄選択されていたクロックと、次
に選択されたクロックの番号を示す選択（セレクト）信
号と、切り換え信号とを受け、クロック位相シフト回路
１からの各クロックＣ0 〜Ｃn の中から、次に選択され
たクロックを出力する。レベルクリップ回路５は、クロ
ックマスク信号発生回路３から出力されるクリップ信号
に基づいてクロック切り換え回路４の出力クロックをレ
ベルクリップし、つまり、クリップ信号が“Ｌ”レベル
のとき変調クロックを“Ｌ”レベルにクリップする。
検出回路２からのそれ迄選択されていたクロックと、次
に選択されたクロックの番号を示す選択（セレクト）信
号と、切り換え信号とを受け、クロック位相シフト回路
１からの各クロックＣ0 〜Ｃn の中から、次に選択され
たクロックを出力する。レベルクリップ回路５は、クロ
ックマスク信号発生回路３から出力されるクリップ信号
に基づいてクロック切り換え回路４の出力クロックをレ
ベルクリップし、つまり、クリップ信号が“Ｌ”レベル
のとき変調クロックを“Ｌ”レベルにクリップする。
【００１１】図２には、上記実施例における選択クロッ
クおよびタイミング基準信号と変調クロックとのタイミ
ング関係が示されている。本例では、それ迄選択されて
いたクロックＣ0 を、タイミング基準信号に基づいて、
次に選択されたクロックＣ3に切り換えて変調クロック
として出力する例であり、変調クロックは、クロックマ
スク信号発生回路３からのクロックマスク信号としての
クリップ信号により制御される。すなわち、本実施例は
クロック群Ｃ0 〜Ｃn のうち、タイミング基準信号に応
答して、クロックＣ0 からＣ3 に切り換える際、クロッ
クＣ0 の“Ｈ”レベル期間Ｔ１（または“Ｌ”レベル期
間）経過後のタイミングｔ1 から変調クロック“Ｌ”レ
ベル（または“Ｈ”レベル）にクリップし、次に選択さ
れたクロックＣ3 の立ち下がりのタイミングｔ2 でクロ
ックの切り換えを行なうようにクロックマスク信号（ク
リップ信号）をレベルクリップ回路５に送出する。こう
することにより、クロック切り換えの際の変調出力に生
ずる狭幅パルス（スパイクパルス）の発生を防止でき
る。尚、クロックの切り換えを急ぐ必要がないときは、
上記マスク期間Ｔ２を充分に長くとり、次の選択された
クロックの“Ｈ”レベル幅（または“Ｌ”レベル幅）を
満足するように切り換えても良い。
クおよびタイミング基準信号と変調クロックとのタイミ
ング関係が示されている。本例では、それ迄選択されて
いたクロックＣ0 を、タイミング基準信号に基づいて、
次に選択されたクロックＣ3に切り換えて変調クロック
として出力する例であり、変調クロックは、クロックマ
スク信号発生回路３からのクロックマスク信号としての
クリップ信号により制御される。すなわち、本実施例は
クロック群Ｃ0 〜Ｃn のうち、タイミング基準信号に応
答して、クロックＣ0 からＣ3 に切り換える際、クロッ
クＣ0 の“Ｈ”レベル期間Ｔ１（または“Ｌ”レベル期
間）経過後のタイミングｔ1 から変調クロック“Ｌ”レ
ベル（または“Ｈ”レベル）にクリップし、次に選択さ
れたクロックＣ3 の立ち下がりのタイミングｔ2 でクロ
ックの切り換えを行なうようにクロックマスク信号（ク
リップ信号）をレベルクリップ回路５に送出する。こう
することにより、クロック切り換えの際の変調出力に生
ずる狭幅パルス（スパイクパルス）の発生を防止でき
る。尚、クロックの切り換えを急ぐ必要がないときは、
上記マスク期間Ｔ２を充分に長くとり、次の選択された
クロックの“Ｈ”レベル幅（または“Ｌ”レベル幅）を
満足するように切り換えても良い。
【００１２】図３には、図１に示す実施例回路のクロッ
クマスク信号発生回路３の具体的回路例が示されてい
る。本回路は、Ｄフリップフロップ３１と３２およびＯ
Ｒゲート３３から成り、フリップフロップ３１のＤ入力
にはタイミング基準信号が、クロック端子にはクロック
Ｃ0 が入力され、そのＱ出力が次段のフリップフロップ
３２のＤ入力端子に送出される。フリップフロップ３２
のクロック入力端子には、次に選択されたクロックＣ3
が入力される。また、ＯＲゲート３３には、フリップフ
ロップ３１のＱ出力とフリップフロップ３２の反転Ｑ出
力が入力されており、ＯＲゲート３３の出力がクリップ
信号としてレベルクリップ回路５に供給される。図３に
示す回路において、フリップフロップ３１と３２間のＡ
点以降に適当な遅延時間をもつデイレイ回路を挿入する
ことにより、クロック切り換え時のスパイクパルスの混
入による回路の誤動作を防止できる。また、変調クロッ
クの切り換えは、ＯＲゲート３３の出力の立ち上がりエ
ッジで行なうこともでき、その結果、クロックＣ3 の切
り換えによるスパイクをマスクすることができる。
クマスク信号発生回路３の具体的回路例が示されてい
る。本回路は、Ｄフリップフロップ３１と３２およびＯ
Ｒゲート３３から成り、フリップフロップ３１のＤ入力
にはタイミング基準信号が、クロック端子にはクロック
Ｃ0 が入力され、そのＱ出力が次段のフリップフロップ
３２のＤ入力端子に送出される。フリップフロップ３２
のクロック入力端子には、次に選択されたクロックＣ3
が入力される。また、ＯＲゲート３３には、フリップフ
ロップ３１のＱ出力とフリップフロップ３２の反転Ｑ出
力が入力されており、ＯＲゲート３３の出力がクリップ
信号としてレベルクリップ回路５に供給される。図３に
示す回路において、フリップフロップ３１と３２間のＡ
点以降に適当な遅延時間をもつデイレイ回路を挿入する
ことにより、クロック切り換え時のスパイクパルスの混
入による回路の誤動作を防止できる。また、変調クロッ
クの切り換えは、ＯＲゲート３３の出力の立ち上がりエ
ッジで行なうこともでき、その結果、クロックＣ3 の切
り換えによるスパイクをマスクすることができる。
【００１３】
【発明の効果】以上説明したように、本発明によるパル
ス信号処理回路は、パルス信号の切り換え出力時に所定
時間長のマスク処理を施すように構成しているので、パ
ルス信号の切り換え時に生ずる狭幅パルスの発生を阻止
でき、後段回路の誤動作を防止できる。
ス信号処理回路は、パルス信号の切り換え出力時に所定
時間長のマスク処理を施すように構成しているので、パ
ルス信号の切り換え時に生ずる狭幅パルスの発生を阻止
でき、後段回路の誤動作を防止できる。
【図１】本発明によるパルス信号処理回路の一実施例を
示す回路図である。
示す回路図である。
【図２】図１に示す実施例回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】図１に示す実施例回路のクロックマスク信号発
生回路の具体的回路例である。
生回路の具体的回路例である。
【図４】従来のパルス信号処理回路の一例を示す図であ
る。
る。
【図５】図４の回路における位相変調器の回路例を示す
図である。
図である。
【図６】図４の回路における動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図７】従来のパルス信号処理回路の問題点を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１ クロック位相シフト回路 ２ 同期クロック検出回路 ３ クロックマスク（クリップ）信号発生回路 ４ クロック切り換え回路 ５ レベルクリップ回路 ３１，３２ Ｄフリップフロップ ３３ ＯＲゲート ４１ 同期信号抽出回路 ４２，４８ 遅延回路 ４３，４９ Ａ／Ｄ変換器 ４４ 位相変調器 ４５，５０ ラッチ回路 ４６ バースト信号抽出回路 ４７ ＡＰＣ
Claims (2)
- 【請求項１】異なる位相を有する複数のパルス列信号の
うち供給された第１のパルス列信号と所定のタイミング
関係を満たすパルス列信号を第２のパルス列信号として
選び、上記供給された第１のパルス列信号が所定のタイ
ミングで上記第２のパルス列信号に切り換えられる態様
の出力パルス列信号を出力するためのパルス信号処理回
路であって、 上記複数のパルス列信号のうちから上記第２のパルス列
信号を選択した第１時点での上記第１のパルス列信号の
レベルを少なくとも第１時点以降の最初の第１のパルス
列信号のエッジたる第１エッジが到来するまでの時間区
間維持するとともに、上記第１エッジの到来時点以降最
初に到来する上記第２のパルス列信号のエッジたる第２
エッジが上記第１エッジと同じ方向のエッジであるとき
に該第２エッジ到来時点以降第１及び第２のパルス列信
号のエッジがくる前において上記供給された第１のパル
ス列信号を上記第２のパルス列信号に切り換えて出力す
ることを許容し、上記第２エッジが上記第１エッジと異
なる方向のエッジであるときは該第２エッジの到来時点
以降最初に到来する第２のパルス列信号のエッジたる第
３エッジ到来時点までは上記第１エッジ直後での第１の
パルス列信号のレベルを維持し第３エッジ到来時点以
降、次の第２パルス列信号のエッジの前において上記供
給された第１のパルス列信号を上記第２のパルス列信号
に切り換えて出力することを許容するための切り換えタ
イミング制御手段を具備したことを特徴とするパルス信
号処理回路。 - 【請求項２】複数の異なるパルス列信号のうち現在選択
されている第１のパルス列信号と、 次に選択される第２のパルス列信号を基準クロック信号
に基づいて切り換え出力するパルス信号処理回路であっ
て、 前記基準クロック信号に応答して前記第１のパルス列信
号の現在出力中の、または次の１つのパルスの出力後、
前記第２のパルス列信号の立ち上がり、または立ち下が
りに関連して予め定めた時間長は前記第２のパルス列信
号の切り換え出力を禁止する手段を具備したことを特徴
とするパルス信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215870A JPH0537807A (ja) | 1991-08-01 | 1991-08-01 | パルス信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215870A JPH0537807A (ja) | 1991-08-01 | 1991-08-01 | パルス信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537807A true JPH0537807A (ja) | 1993-02-12 |
Family
ID=16679630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215870A Pending JPH0537807A (ja) | 1991-08-01 | 1991-08-01 | パルス信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6048033A (en) * | 1997-01-21 | 2000-04-11 | Suzuki Motor Corporation | Seat back frame |
-
1991
- 1991-08-01 JP JP3215870A patent/JPH0537807A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6048033A (en) * | 1997-01-21 | 2000-04-11 | Suzuki Motor Corporation | Seat back frame |
| US6132003A (en) * | 1997-01-21 | 2000-10-17 | Suzuki Motor Corp. | Seat back frame |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010227 |