JPH0540478A - 電子楽器装置 - Google Patents

Abstract

(57)【要約】 【構成】 その各段に鍵スイッチ１−１〜１−Ｎが接続
された、パラレルイン／シリアルアウト形式のシフトレ
ジスタ４のシリアル出力と、パルス発生器５より出力さ
れるパルスとの論理和を、オアゲート６を用いて取るこ
とにより、押鍵信号のパルス幅は非押鍵信号のそれより
も幅広となる。この幅広の押鍵信号が第１積分回路２６
に入力されると、その出力は予定値Ｖset を超え、これ
によりＦ／Ｆ２７がセットされて、カウンタ２５の計数
値すなわち鍵番号がラッチ２９にラッチされる。この鍵
番号は、コード変換器３０において所定の分周比に変換
され、そしてプログラマブル分周器３１において周波数
信号が発生される。この周波数信号でスピーカ４５に接
続された増幅器４４が駆動される。 【効果】 ＣＰＵを用いず、比較的簡単な回路で押鍵信
号を発生することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子楽器装置に関する
ものであり、特に単音でのみ楽音を発生することのでき
る電子楽器装置に関するものである。

【０００２】

【従来の技術】従来より各種の電子楽器装置が提案され
ているが、鍵スイッチ（鍵盤を備えた電子楽器装置では
鍵盤に設けられた複数のスイッチ、管楽器では各種バル
ブスイッチ、弦楽器あるいは打楽器では各種操作スイッ
チ）が押下された旨を示す信号（押鍵信号）の発生は、
マイクロコンピュータのＣＰＵが各鍵スイッチを走査す
ることにより行われる。

【０００３】またこのようにマイクロコンピュータを備
えた場合には、当該電子楽器装置にに各種の付加機能を
設けることができる。

【０００４】ところで、複数の楽音が同時に出力される
場合（和音出力の場合）には、例えば音量調節用のボリ
ュームスイッチを操作しすぎてスピーカに接続されたア
ンプに入力されるべき信号が過大になると、該アンプが
飽和してしまい、アンプの出力信号に混変調が生じて、
スピーカから発生する楽音が濁ったり、割れたりする。

【０００５】これに対して、単音出力の場合には、例え
アンプに入力されるべき信号が過大になってアンプが飽
和しても、アンプの出力信号はその波形が崩れるだけな
ので、音色に変化が生じることはあっても、音は濁った
り、割れたりしない。単音出力の場合は複雑な演奏はで
きないが、子供や初心者が扱う電子楽器としては好適で
ある。

【０００６】

【発明が解決しようとする課題】単音のみ出力可能な電
子楽器装置を構成しようとする場合、前述のように、該
電子楽器装置の利用者は、子供や初心者が主な対象とな
る場合が多いから、このような場合、当該電子楽器装置
には、純粋に楽器を演奏するという機能さえあれば良
く、付加的な機能があまり必要とされないことが多い。
したがって、比較的簡単な構成で良いはずである。

【０００７】しかし、押鍵信号の発生のためにマイクロ
コンピュータを用いる場合には、当該電子楽器装置の構
成が複雑化する。

【０００８】本発明は、前述の問題点を解決するために
なされたものであり、その目的は、単音出力のみ可能な
電子楽器装置において、マイクロコンピュータを用いる
ことなく、簡単な構成で押鍵信号を発生することのでき
る電子楽器装置を提供することにある。

【０００９】

【課題を解決するための手段】前記の問題点を解決する
ために、本発明は、単音で楽音を発生する電子楽器装置
において、複数の鍵スイッチが接続されたオン／オフ判
定手段と、前記オン／オフ判定手段が各鍵スイッチのオ
ン／オフ情報を取り込んだ後に、該オン／オフ判定手段
よりシリアルに出力される各鍵スイッチのオン／オフ情
報に同期してパルスを発生するパルス発生器と、前記オ
ン／オフ判定手段及びパルス発生器の論理和をとるオア
ゲートとを設けるようにした点に特徴がある。

【００１０】また、前記オアゲートの出力信号である押
下状態情報を入力信号とする第１積分回路をさらに備
え、該第１積分回路の時定数を、幅広の押鍵信号が入力
されたときに、該第１積分回路の出力が第１予定レベル
Ｖset を上回るように設定した点にも特徴がある。

【００１１】

【作用】前記オン／オフ判定手段からは、押下された鍵
に対応するタイミングでパルスが発生され、これが前記
パルス発生器の出力パルスに加算される。したがって、
押鍵信号の幅は、非押鍵信号のそれよりも幅広となる。

【００１２】また、第１積分回路を備えた場合には、押
鍵信号が入力されたときに、該第１積分回路の出力が第
１予定レベルＶset を上回るので、これにより押鍵信号
の検出判定を行うことができる。

【００１３】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図２及び図３は本発明の一実施例の構成を示す
回路図であり、図２は鍵スイッチ１−１〜１−Ｎを有す
る鍵盤１と、鍵スイッチ１−１〜１−Ｎの押下状態を電
気信号として発生する押鍵信号（音程信号）発生器とよ
り成る操作部１０１の回路図、図３は押鍵信号に応じた
周波数の信号を発生する周波数信号発生器と、該周波数
信号を増幅する増幅器（アンプ）４４及びスピーカ４５
と、バッテリ５６とより成る楽音発生部１０２の回路図
である。

【００１４】各々の図において、端子Ｌ１及びＬ２、並
びに端子Ｍ１及びＭ２は、それぞれ操作部１０１及び楽
音発生部１０２に設けられていて、一対の接続線（図示
せず）を介して、前記端子Ｌ１は端子Ｍ１に、また端子
Ｌ２は端子Ｍ２に接続される。そして、操作部１０１か
らは押鍵信号が楽音発生部１０２に伝送され、楽音発生
部１０２からはバッテリ５６による電源が操作部１０１
に供給される。

【００１５】この実施例の動作を、図４のタイムチャー
トを用いて詳細に説明する。まず、図３において、楽音
発生部１０２に設けられたバッテリ５６は、抵抗２３を
有する電源回路２０を介して端子Ｍ１に接続されてい
る。

【００１６】次に図２において、ダイオード１２及びコ
ンデンサ（蓄電器手段）１３の接続点には、後述するよ
うに所定の電位Ｖccが生じ、該Ｖccが当該操作部１０１
の電源電圧として用いられる。

【００１７】パルス発生器５は、クロック発生器３で発
生されるクロックパルスと同一の周期でパルスを発生
し、これをオアゲート６の一方の端子に出力する（図４
Ａ）。

【００１８】シフトレジスタ（オン／オフ判定手段）４
は、パラレルイン／シリアルアウトの形式であり、各段
の入力端子には、鍵盤１のＮ個の鍵に対応するＮ個の鍵
スイッチ１−１〜１−Ｎの一端が接続されている。前記
シフトレジスタ４は、例えば４０１４型のシフトレジス
タ、あるいは該シフトレジスタを複数個直列接続したも
のであることができる。

【００１９】前記鍵スイッチ１−１〜１−Ｎの他端はそ
れぞれ共通接続され、これらには抵抗２を介して電源電
圧Ｖccが供給される。これら鍵スイッチ１−１〜１−Ｎ
は常時はオフであるが、図示されない鍵の押下によりオ
ンとなる。

【００２０】分周器７は、クロックパルス（Ｎ＋ｎ）個
（ｎは正の整数）分を半周期とする周期Ｔで、アンドゲ
ート（データ重畳手段）８の一方の入力端子及びシフト
レジスタ４の制御端子４Ａに対して方形波を出力する
（図４Ｄ）。そして、シフトレジスタ４は、前記方形波
の“Ｈ”信号の立上がりにより、そのときの鍵スイッチ
１−１〜１−Ｎのオン／オフ状態を示す信号（押下状態
情報）を、同時（パラレル）に取り込む。その後、シフ
トレジスタ４は、入力されるクロックパルスに同期し
て、前記オン／オフ状態を示す信号をオアゲート６の他
方の端子に順次（シリアル）に出力する。図４（Ｂ）は
シフトレジスタ４の出力信号を示している。

【００２１】前記分周器７の“Ｈ”立上がり時にパルス
発生器５より出力されるパルスは、鍵盤１の最高音の鍵
又は最低音の鍵に対応するものであるから、前記シフト
レジスタ４の出力パルスは、最高音の鍵又は最低音の鍵
から、押鍵された鍵に該当する位置（タイミング）で出
力されることになる。図示の例では、押鍵された鍵の位
置は、最高音の鍵又は最低音の鍵から３番目である。

【００２２】この結果、オアゲート６の出力は、図４
（Ｃ）のようになり、押下された鍵に対応する位置のパ
ルス幅が大きくなる。このオアゲート６の出力は、前記
アンドゲート８の他方の入力端子に出力される。したが
って、アンドゲート８の出力は図４（Ｅ）のようにな
る。

【００２３】このアンドゲート８の出力は抵抗９を介し
てトランジスタ（第１スイッチング手段）１１のベース
に供給されるので、該トランジスタ１１も同図（Ｅ）と
同様にオン／オフ動作する。前述のように、端子Ｌ１は
楽音発生部１０２の端子Ｍ１に接続されるから、トラン
ジスタ１１のオン／オフにより、該トランジスタ１１の
コレクタ電圧は、図４（Ｆ）に示されるように、同図
（Ｅ）の反転波形となる。

【００２４】トランジスタ１１がオフで、そのコレクタ
電圧が“Ｈ”であるときには、ダイオード１２を介して
コンデンサ１３に充電が行われる。前述のように、分周
器７の出力が“Ｌ”であるときにトランジスタ１１のコ
レクタ電位が連続して“Ｈ”となり、また分周器７の出
力が“Ｈ”であるときには、前記コレクタ電位は“Ｈ”
及び“Ｌ”を繰り返すから、このコンデンサ１３の充電
電圧Ｖccは、ほぼ同一値を維持することができ、当該操
作部１０１の電源電圧として利用されることができる。

【００２５】次に図３において、まず、トランジスタ
（第２スイッチング手段）２２のコレクタは、抵抗２４
を介してバッテリ５６に接続されている。また端子Ｍ１
の電位は図４（Ｆ）と同一であり、該電位が“Ｈ”であ
るときにトランジスタ２２がオンとなる。したがって、
トランジスタ２２のコレクタ電位の変化は、図４（Ｇ）
に示すように、同図（Ｅ）と再び同一となる。このコレ
クタ電位の“Ｈ”パルスは、カウンタ２５に入力され、
その数が計数される。また前記コレクタ電位は、第１積
分回路２６に入力される。

【００２６】前述のように、トランジスタ２２のコレク
タでは、押下された鍵に対応する部分のパルス幅が大き
くなっているので、第１積分回路２６の出力電圧は、そ
の時定数により図４（Ｈ）に示されるように、そのパル
ス幅の大きい部分において高くなる。

【００２７】この第１積分回路２６の出力電圧は、フリ
ップフロップ（以下、「Ｆ／Ｆ」という。）２７のセッ
ト入力端子Ｓに入力される。ここで前記セット入力端子
Ｓのしきい値（第１予定レベル）Ｖset （図４（Ｈ）参
照）は、押下されていない鍵に対応するパルス（非押鍵
信号）が入力されたときの第１積分回路２６の出力電圧
よりも大きく、押下された鍵に対応する、前記パルスよ
りも幅広のパルス（押鍵信号）が入力されたときの第１
積分回路２６の出力電圧よりも小さく設定されているの
で、該幅広パルスが第１積分回路２６に入力されたとき
に、Ｆ／Ｆ２７がセットされる。

【００２８】これにより、Ｆ／Ｆ２７の出力Ｑが“Ｈ”
となり（図４（Ｌ）参照）、パルス発生器２８が所定の
トリガパルスを発生（図４（Ｎ）参照）し、これにより
ラッチ２９がカウンタ２５の計数値をラッチする。これ
により、ラッチ２９は、最高音又は最低音の鍵から押鍵
された鍵までの鍵の数（以下、「鍵番号」という。）を
ラッチすることになる。

【００２９】コード変換器３０には、鍵番号と、該鍵番
号に対応する分周比データとが予め複数対応付けられて
記憶されていて、前記ラッチ２９より出力される鍵番号
に応じて、分周比データをプログラマブル分周器３１に
出力する。

【００３０】プログラマブル分周器３１は、入力される
分周比データを用いて、クロック発生器３２より発生さ
れるクロックパルスを分周し、入力データ、すなわち押
下された鍵に対応する周波数のパルス信号を音色設定器
３３に出力する。

【００３１】音色設定器３３は、この例においては４種
類の音色を発生するように構成されており、詳しくは分
周器５１、及び４つのアンドゲート５２〜５５より構成
されている。前記分周器５１は、入力周波数信号を分周
せずにそのまま出力する出力端子５１Ａ、並びに入力周
波数信号を１／２、１／４及び１／８分周して出力する
出力端子５１Ｂ〜５１Ｄを備えている。そして、出力端
子５１Ａ及び出力端子５１Ｄは、図示されるようにアン
ドゲート５２〜５５を用いた論理回路に接続されてい
る。この音色設定器３３の出力は、切換スイッチ３４に
接続されている。前記音色設定器３３の各部の出力波形
を図５に示す。

【００３２】切換スイッチ３４は音色切換用であり、そ
の切換位置に応じた音色の周波数信号がトランジスタ３
５のベースに出力される。

【００３３】さて、前記トランジスタ２２のコレクタ電
位は、第２積分回路３６にも入力される。この第２積分
回路３６の時定数は、前記第１積分回路２６のそれより
も大きく設定してあり、この結果、該第２積分回路３６
の出力は、図４（Ｉ）のようになる。そして第２積分回
路３６の時定数は、分周器７の出力が“Ｌ”となった後
に、該第２積分回路３６の出力が第２予定レベルＶrese
t を下回るように設定されている。

【００３４】ゲート３７は、前記第２積分回路３６の出
力がそのしきい値（第２予定レベル）Ｖreset （図４
（Ｉ）参照）を下回っているときに“Ｈ”信号を出力す
るように、構成されている（図４Ｊ）。したがって、ゲ
ート３７の出力線に接続されたコンデンサ３８の出力は
図４（Ｋ）のようになる。

【００３５】このコンデンサ３８の出力は、カウンタ２
５のリセット端子２５Ｒに入力され、このうちの“Ｈ”
出力により該カウンタ２５がリセットされると共に、さ
らにＦ／Ｆ２７のリセット入力端子Ｒにも入力され、同
様に前記“Ｈ”信号により該Ｆ／Ｆ２７がリセットされ
る。

【００３６】Ｆ／Ｆ２７のリセットにより、その出力Ｑ
（図４Ｌ）が“Ｌ”になると共に、出力 notＱが“Ｈ”
となる（図４Ｍ）。この notＱの“Ｈ”の立上がりによ
り、リトリガラブルマルチ３９が付勢され、前記分周器
７（図２）の出力パルスの周期Ｔ（図４（Ｄ）参照、す
なわちパルス発生器５が２（Ｎ＋ｎ）個のパルスを出力
する時間）よりも少し長い時間だけ、パルスを第３積分
回路４０に出力する（図４Ｏ）。

【００３７】前記 notＱは、第１積分回路２６の出力
（図４Ｈ）がしきい値Ｖset を超え、Ｆ／Ｆ２７がセッ
トされた後でなければ、“Ｈ”に立ち上がらない。した
がって、リトリガラブルマルチ３９は、押鍵がなされた
後にパルスを発生することになる。また、このパルス
は、前述のように分周器７の出力パルスの周期Ｔよりも
長い周期で発生するので、押鍵が持続されると、リトリ
ガラブルマルチ３９がパルスの出力を終了する前に、再
度付勢されることになる。したがって、押鍵が持続され
た場合には、そのほぼ持続時間だけ、該リトリガラブル
マルチ３９の出力パルスも持続する。

【００３８】リトリガラブルマルチ３９の出力パルス
は、第３積分回路４０に入力される。この第３積分回路
４０は、予定の時定数を有しているので、その出力波形
は図４（Ｐ）のようになる。

【００３９】第３積分回路４０の出力は、抵抗４１を介
してトランジスタ３５のコレクタに印加される。したが
って、このコレクタ電位は、図４（Ｑ）のようになる。
そしてトランジスタ３５のコレクタ電位は、ダイオード
４２及び音量調節用の可変抵抗器４３を介して増幅器４
４に入力され、これによりスピーカ４５が駆動される。
なお、図４（Ｐ）に示すように、第３積分回路４０が時
定数を持っているので、スピーカ４５からは緩やかに楽
音が発生し、そして、この楽音は緩やかに消滅する。

【００４０】さて、前記実施例では、操作部１０１及び
楽音発生部１０２は切り離されていて、それらが一対の
接続線を用いて接続されているものとして説明したが、
それらは一体化されていても良い。この場合には、トラ
ンジスタ１１及び２２、並びにダイオード１２及びコン
デンサ１３等を省略し、アンドゲート８の出力をトラン
ジスタ２２のコレクタに相当する位置に接続すれば良
い。そして、操作部１０１の電源電圧Ｖccは、バッテリ
５６から直接供給される。

【００４１】前記した実施例を簡略化した構成図を図１
に示す。図１において、図２及び図３と同一の符号は、
同一又は同等部分をあらわしており、またスイッチング
手段３５Ａは図３のトランジスタ３５に対応している。

【００４２】図２及び図３の説明より明らかなように、
パラレルイン／シリアルアウト形式のシフトレジスタ４
のシリアル出力と、パルス発生器５の出力との論理和が
取られることにより、押鍵信号のパルス幅は非押鍵信号
のそれよりも幅広となる。すなわち押鍵信号が発生され
る。

【００４３】そして、この幅広の押鍵信号が第１積分回
路２６に入力されることにより、該第１積分回路２６の
出力はＶset を超え（すなわち押鍵信号が検出され）、
これによりＦ／Ｆ２７がセットされ、カウンタ２５の計
数値すなわち鍵番号がラッチ２９にラッチされる。

【００４４】複数の鍵がほぼ同時に押下され、分周器７
の“Ｈ”出力期間中（図４Ｄ）にアンドゲート８から複
数の幅広の押鍵信号が出力された場合には、Ｆ／Ｆ２７
は、前記複数の押鍵信号のうち、アンドゲート８より出
力される最初のパルス（押下された鍵のうちの最高音又
は最低音の鍵）によりセットされ、該パルスに対応する
鍵番号がラッチ２９にラッチされる。ここで、Ｆ／Ｆ２
７は、分周器７の出力が“Ｌ”とならないとリセットさ
れない（図４Ｉ〜Ｍ参照）から、分周器７の“Ｈ”出力
期間中に複数の押鍵があっても、該分周器７の出力周期
Ｔの期間中には、押下状態検出手段３０２より出力され
る最初の幅広パルスに対応する鍵の楽音しかスピーカ４
５からは出力されない。

【００４５】さて、前述の説明においては、各鍵スイッ
チのオン／オフ判定はシフトレジスタ４を用いて行うも
のとしたが、その出力をシリアルに出力することができ
るものであれば、リングカウンタ等のいかなる手段（オ
ン／オフ判定手段）を用いても良い。

【００４６】また、本発明は、基本的には、前記のオン
／オフ判定手段のシリアル出力と、パルス発生器５の出
力との論理和を取ることにより、押鍵信号のパルス幅を
非押鍵信号のそれよりも幅広とし、これにより押鍵信号
の発生を行うものである。また、前記押鍵信号を第１積
分回路２６を用いて検出するものである。したがって、
それ以外の構成はいかなるものであっても良い。

【００４７】また、前述の説明においては、分周器７の
周期Ｔは、鍵盤１の鍵数Ｎに正の整数ｎを加算した値の
２倍であるものとしたが、ｎは０であっても良い。

【００４８】さらに、図３に示したリトリガラブルマル
チ３９は、Ｆ／Ｆ２７の出力 notＱの立上がりで起動さ
れるものとしたが、音色設定器３３からトランジスタ３
５のベースに周波数信号が出力されるタイミングと、第
３積分回路４０の出力信号がトランジスタ３５のコレク
タに印加されるタイミングとが一致すれば、前記リトリ
ガラブルマルチ３９は、Ｆ／Ｆ２７の出力Ｑの立上が
り、あるいは他の信号により、トリガされても良い。

【００４９】さらにまた、当該電子楽器装置は鍵スイッ
チ３０１を有する鍵盤を備えるものとして説明したが、
該鍵スイッチ３０１は、鍵盤の鍵スイッチのみに限定さ
れず、例えば管楽器のバルブスイッチ、弦楽器あるいは
打楽器の各種操作スイッチであっても良い。

【００５０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、次のような効果が達成される。

【００５１】(1) 請求項１記載の電子楽器装置によれ
ば、押鍵信号の幅が非押鍵信号のそれよりも幅広とな
る。すなわち、ＣＰＵを用いることなく、簡単な回路構
成で押鍵信号を発生することができる。

【００５２】(2) 請求項２記載の電子楽器装置によれ
ば、前記のように発生された幅広の押鍵信号を、積分回
路を設けるだけで検出することができる。すなわち、Ｃ
ＰＵを用いることなく、簡単な回路構成で押鍵信号を検
出することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例の概略構成図である。

【図２】 本発明の一実施例のうち、鍵スイッチ１−１
〜１−Ｎを有する鍵盤１と、鍵スイッチ１−１〜１−Ｎ
の押下状態を電気信号として発生する押鍵信号発生器と
より成る操作部１０１の回路図である。

【図３】 本発明の一実施例のうち、押鍵信号に応じた
周波数の信号を発生する周波数信号発生器と、該周波数
信号を増幅する増幅器４４及びスピーカ４５と、バッテ
リ５６とより成る楽音発生部１０２の回路図である。

【図４】 図２及び図３の動作を示すタイムチャートで
ある。

【図５】 音色設定器３３の各部の動作を示すタイムチ
ャートである。

【符号の説明】

１…鍵盤、１−１〜１−Ｎ…鍵スイッチ、４…シフトレ
ジスタ、５…パルス発生器、６…オアゲート、７…分周
器、８…アンドゲート、２５…カウンタ、２６…第１積
分回路、２７…Ｆ／Ｆ、２９…ラッチ、３０…コード変
換器、３１…プログラマブル分周器、３５Ａ…スイッチ
ング手段、３６…第２積分回路、３７…ゲート、３９…
リトリガラブルマルチ、４０…第３積分回路、４３…可
変抵抗器、４４…増幅器、４５…スピーカ、１０１…操
作部、１０２…楽音発生部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 単音で楽音を発生する電子楽器装置にお
   いて、 複数の鍵スイッチが接続されると共に、該鍵スイッチの
   オン／オフ状態を周期的に検出し、該オン／オフ情報を
   シリアルに出力するオン／オフ判定手段と、 前記オン／オフ判定手段の出力に同期してパルスを発生
   するパルス発生器と、 前記オン／オフ判定手段及びパルス発生器の出力の論理
   和をとることにより、予定パルス幅の非押鍵信号及び該
   幅よりも幅広の押鍵信号より成る押下状態情報を出力す
   るオアゲートとを具備したことを特徴とする電子楽器装
   置。
2. 【請求項２】 前記押下状態情報を入力信号とする第１
   積分回路をさらに備え、 前記第１積分回路の時定数は、入力された押下状態情報
   に含まれる幅広の押鍵信号が入力されたときに、該第１
   積分回路の出力が第１予定レベルＶset を上回るように
   設定され、 前記第１積分回路の出力が前記第１予定レベルＶset を
   上回ったときに押鍵信号の検出判定を行うことを特徴と
   する請求項１記載の電子楽器装置。