JPH0540539A - Integrated circuit - Google Patents
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- JPH0540539A JPH0540539A JP3198044A JP19804491A JPH0540539A JP H0540539 A JPH0540539 A JP H0540539A JP 3198044 A JP3198044 A JP 3198044A JP 19804491 A JP19804491 A JP 19804491A JP H0540539 A JPH0540539 A JP H0540539A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、低消費電力化のため
に発振制御を行うことができる集積回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit capable of controlling oscillation in order to reduce power consumption.
【０００２】[0002]
【従来の技術】従来の集積回路においては、リセット入
力はシステムの立ち上げ時の初期化を目的とするもので
あり、一般的にリセット入力は、発振回路を起動させる
ように働く。つまり、リセット入力を入れた時、発振回
路は強制発振となり、リセット入力を解除した時に、安
定した発振クロックを内部システムに供給して集積回路
が安定動作するようになっている。2. Description of the Related Art In a conventional integrated circuit, a reset input is intended for initialization when the system is started up, and generally, the reset input works to activate an oscillation circuit. That is, when the reset input is input, the oscillation circuit is forced to oscillate, and when the reset input is released, a stable oscillation clock is supplied to the internal system so that the integrated circuit operates stably.
【０００３】例えば図３と図４は、それぞれ従来の集積
回路例とそのタイミング図であり、図を用いて説明す
る。図３において、ＲＥＳＥＴ信号が“Ｈ”レベルにな
ると、Ｄ−Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”と
なり、ＳＲ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ
信号は“Ｈ”レベルとなる。このときＥＮＡＢＬＥ信号
は“Ｈ”レベルなので、発振回路１はイネーブル状態と
なり、発振クロック（ＯＳＣＩＮ）が発生する。また、
ＳＹＳＧＡＴＥ信号が“Ｈ”レベルなので、ＯＳＣＩＮ
はＣＰＵ２に供給される。For example, FIGS. 3 and 4 are examples of conventional integrated circuits and their timing charts, which will be described with reference to the drawings. In FIG. 3, when the RESET signal goes to "H" level, the Q output of DF / F4 and DF / F5 becomes "L", and the Q output of SR-F / F6, that is, SYSGATE.
The signal becomes "H" level. At this time, since the ENABLE signal is at the "H" level, the oscillation circuit 1 is enabled and the oscillation clock (OSCIN) is generated. Also,
Since the SYSGATE signal is at "H" level, OSCIN
Are supplied to the CPU 2.
【０００４】つまり、ＲＥＳＥＴ信号を“Ｈ”レベルに
すると、発振回路１は活性化されＣＰＵ２にクロックが
供給される。ＲＥＳＥＴ信号を“Ｌ”レベルに戻すと、
ＣＰＵ２は充分に安定発振をしているクロック（ＯＳＣ
ＩＮ）を入力しながら所定の動作を実行する。消費電流
を低くするために、所定の仕事を終えた後、ＯＳＣＯＦ
Ｆ信号を“Ｈ”にすれば発振は停止する。それはＥＮＡ
ＢＬＥ信号が“Ｌ”レベルになるからである。ＥＮＡＢ
ＬＥ信号が“Ｌ”レベルになるとＳＲ−Ｆ／Ｆ７のＱ出
力は“Ｈ”レベルとなり、タイマー３はリセット状態と
なる。発振が停止している状態で、キー入力等によって
ＯＳＣＯＮ信号が“Ｈ”レベルになると、Ｄ−Ｆ／Ｆ５
はリセットされ、ＥＮＡＢＬＥ信号は“Ｈ”レベルにな
り発振回路１は起動される。この状態では、ＳＹＳＧＡ
ＴＥ信号は“Ｌ”レベルなので、発振はしてもＣＰＵ２
にクロックは供給されない。ＳＲ−Ｆ／Ｆ７はリセット
状態になるので、タイマー３はリセット状態から解除さ
れ、発振クロック（ＯＳＣＩＮ）を入力しながら時間カ
ウントを開始する。That is, when the RESET signal is set to "H" level, the oscillation circuit 1 is activated and the clock is supplied to the CPU 2. When the RESET signal is returned to "L" level,
CPU2 is a clock (OSC
The predetermined operation is executed while inputting (IN). In order to reduce the current consumption, after completing the prescribed work, OSCOF
Oscillation is stopped by setting the F signal to "H". That is ENA
This is because the BLE signal becomes "L" level. ENAB
When the LE signal becomes "L" level, the Q output of SR-F / F7 becomes "H" level, and the timer 3 is reset. When the OSCON signal becomes "H" level by key input etc. while the oscillation is stopped, DF / F5
Are reset, the ENABLE signal becomes "H" level, and the oscillation circuit 1 is activated. In this state, SYSGA
Since the TE signal is at "L" level, the CPU2
No clock is supplied to. Since the SR-F / F7 is in the reset state, the timer 3 is released from the reset state and starts counting time while inputting the oscillation clock (OSCIN).
【０００５】所定時間ｔが経過すると、タイマー３はＣ
ＸＯＵＴ信号を“Ｈ”レベルにし、Ｄ−Ｆ／Ｆ４のＱ出
力を“Ｈ”レベルにし、そしてＳＹＳＧＡＴＥ信号を
“Ｈ”レベルにし、ＣＰＵ２に発振クロック（ＯＳＣＩ
Ｎ）を入力開始する。このことは、つまり発振を起動し
た直後は、発振が不安定な場合があり、すぐにＣＰＵ２
にクロックを供給しないで、特定の時間を経過させて発
振が安定したところでＣＰＵ２にクロックを供給すると
いう配慮であり、一般的に用いられているので詳細な説
明は省略する。When the predetermined time t has passed, the timer 3 is set to C
The XOUT signal is set to the “H” level, the Q output of the D-F / F4 is set to the “H” level, the SYSGATE signal is set to the “H” level, and the CPU 2 receives the oscillation clock (OSCI).
Input N). This means that the oscillation may be unstable immediately after the oscillation is started, and the CPU2
The clock is not supplied to the CPU 2, and the clock is supplied to the CPU 2 when the oscillation is stabilized after a specific time has passed, and the detailed description is omitted because it is generally used.
【０００６】図３に示す従来の回路では、ＲＥＳＥＴ信
号を“Ｈ”レベルにして発振起動をかけ、さらに発振を
安定させて、リセット解除と共にシステムを動作開始さ
せるという考えなので、リセット入力期間中は発振電流
が流れるという結果になる。In the conventional circuit shown in FIG. 3, the idea is to set the RESET signal to the "H" level to start oscillation, stabilize the oscillation, and release the reset to start the system operation. Therefore, during the reset input period. The result is that an oscillating current flows.
【０００７】[0007]
【発明が解決しようとする課題】このような、従来の方
法による集積回路を電池駆動システムで使うときには、
ある問題が発生する。電池電圧の低下による集積回路の
誤動作を防止するために、電圧検出回路を集積回路の外
に置いたとき、一般的に電圧低下信号は集積回路のリセ
ット端子に入力される。電池寿命が末期に近づき、電圧
検出回路が電圧の異常低下を検出し、電圧低下信号を集
積回路のリセット端子に入力すると、既に説明したよう
に集積回路内の発振回路が起動される。集積回路が、低
消費電流実現のために、それまでスリープモードとして
発振を停止していたとするならば、外部からの電圧低下
信号によって発振が起動され、電流の消費が増加し、電
池電圧の低下スピードが加速される。When such an integrated circuit according to the conventional method is used in a battery-powered system,
A problem occurs. In order to prevent the malfunction of the integrated circuit due to the decrease of the battery voltage, when the voltage detection circuit is placed outside the integrated circuit, the voltage drop signal is generally input to the reset terminal of the integrated circuit. When the battery life approaches the end of the cycle, the voltage detection circuit detects an abnormal voltage drop, and the voltage drop signal is input to the reset terminal of the integrated circuit, the oscillation circuit in the integrated circuit is activated as described above. If the integrated circuit had been in sleep mode and stopped oscillating in order to achieve low current consumption, oscillation was started by a voltage drop signal from the outside, current consumption increased, and battery voltage dropped. Speed is accelerated.
【０００８】集積回路が、特定データをＲＡＭ等で記憶
している時には、電池寿命末期にデータ破壊を加速する
ことになり大きな問題となる。When the integrated circuit stores the specific data in the RAM or the like, the data destruction is accelerated at the end of the battery life, which is a big problem.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するため
に、本発明ではリセット入力時に発振回路を停止させる
ようにし、一方、リセット入力解除後は、確実に発振が
立ち上がるように配慮した。In order to solve the above-mentioned problems, in the present invention, the oscillation circuit is stopped at the time of reset input, while the oscillation is surely started after the reset input is released.
【００１０】[0010]
【作用】リセット入力時に発振回路を停止させるので、
電池寿命末期の低電圧信号がリセット端子に入力されて
も、余計な電流を流す要素はなく、電池交換がなされる
まで僅かな電圧降下で持続させることができる。[Function] Since the oscillation circuit is stopped at reset input,
Even if a low voltage signal at the end of the battery life is input to the reset terminal, there is no extra current flow element, and it can be maintained with a slight voltage drop until the battery is replaced.
【００１１】[0011]
【実施例】以下に、本発明の集積回路の実施例を図面に
基づいて説明する。図１と図２は、それぞれ本発明によ
る集積回路例とそのタイミング図である。本発明におい
ては、ＲＥＳＥＴ信号を“Ｈ”レベルにしたとき、Ｄ−
Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”となるが、Ｓ
Ｒ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ信号は
“Ｌ”レベルとなる。またＡＮＤゲート８によってＥＮ
ＡＢＬＥ信号は“Ｌ”レベルとなり、発振回路１は停止
状態となり、ＳＲ−Ｆ／Ｆ７のＱ出力は“Ｈ”レベルと
なり、タイマー３はリセット状態となる。ＲＥＳＥＴ信
号が“Ｌ”レベルになると、ＥＮＡＢＬＥ信号は“Ｈ”
となって発振は起動され、ＳＲ−Ｆ／Ｆ７のＱ出力は
“Ｌ”となってタイマー３はリセット状態が解除され、
発振クロック（ＯＳＣＩＮ）を入力しながら時間カウン
トを開始する。所定時間ｔが経過すると、タイマー３は
ＣＸＯＵＴ信号を“Ｈ”レベルにし、前記同様ＳＹＳＧ
ＡＴＥ信号を“Ｈ”レベルにしてＣＰＵ２にクロックを
入力開始する。本発明の回路では、ＲＥＳＥＴ信号を
“Ｈ”レベルにしただけでは発振が開始せず、ＲＥＳＥ
Ｔ信号を“Ｌ”レベルにしてから発振が開始する。当
然、発振開始直後は発振が不安定なので、所定時間ｔを
経過した後にＣＰＵ２にクロックを入力している。ＯＳ
ＣＯＦＦ信号によって発振を止め、ＯＳＣＯＮ信号によ
って発振を起動する場合の回路動作は、従来の方法の回
路と同じである。Embodiments of the integrated circuit of the present invention will be described below with reference to the drawings. 1 and 2 are an example of an integrated circuit according to the present invention and its timing diagram, respectively. In the present invention, when the RESET signal is set to "H" level, D-
Q output of F / F4 and D-F / F5 becomes "L", but S
The Q output of R-F / F6, that is, the SYSGATE signal becomes "L" level. In addition, the AND gate 8 enables EN
The ABLE signal becomes "L" level, the oscillation circuit 1 is stopped, the Q output of the SR-F / F7 becomes "H" level, and the timer 3 is reset. When the RESET signal becomes "L" level, the ENABLE signal becomes "H"
, The oscillation is started, the Q output of SR-F / F7 becomes “L”, and the reset state of the timer 3 is released,
Time counting is started while inputting the oscillation clock (OSCIN). When the predetermined time t has elapsed, the timer 3 sets the CXOUT signal to "H" level, and the SYSG
The ATE signal is set to "H" level to start inputting the clock to the CPU 2. In the circuit of the present invention, oscillation does not start just by setting the RESET signal to the “H” level.
Oscillation starts after the T signal is set to "L" level. Of course, since the oscillation is unstable immediately after the start of the oscillation, the clock is input to the CPU 2 after the elapse of the predetermined time t. OS
The circuit operation when the oscillation is stopped by the COFF signal and the oscillation is started by the OSCON signal is the same as the circuit of the conventional method.
【００１２】図１に示す本発明の回路では、ＲＥＳＥＴ
信号を“Ｈ”レベルにするだけでは発振起動されず、Ｒ
ＥＳＥＴ信号を“Ｌ”レベルに戻してから発振が起動さ
れ、発振が安定するまでの必要時間が経過してからシス
テムを動作開始させるという考え方なので、リセット中
は発振電流が流れない。In the circuit of the present invention shown in FIG. 1, RESET
Oscillation is not started just by setting the signal to “H” level, and R
Since the oscillation is started after the ESET signal is returned to the “L” level and the system is started after the required time for the oscillation to stabilize, the oscillation current does not flow during reset.
【００１３】[0013]
【発明の効果】以上述べたように、この発明は、リセッ
ト入力時に発振が停止するようになっているので、電池
寿命末期の低電圧信号がリセット端子に入力されても、
発振電流が流れず、電池交換がなされるまで、僅かな電
圧降下で持続させることができるという効果がある。As described above, according to the present invention, since the oscillation is stopped at the time of reset input, even if a low voltage signal at the end of battery life is input to the reset terminal,
There is an effect that the oscillation current does not flow and can be maintained with a slight voltage drop until the battery is replaced.
【図１】本発明による集積回路図である。FIG. 1 is an integrated circuit diagram according to the present invention.
【図２】図１の動作を説明するタイミング図である。FIG. 2 is a timing diagram illustrating the operation of FIG.
【図３】従来の集積回路図である。FIG. 3 is a conventional integrated circuit diagram.
【図４】図３の動作を説明するタイミング図である。FIG. 4 is a timing diagram illustrating the operation of FIG.
１ 発振回路 ２ ＣＰＵ ３ タイマー ４、５ Ｄ−Ｆ／Ｆ ６、７ ＳＲ−Ｆ／Ｆ ８ ＡＮＤゲート 1 Oscillation circuit 2 CPU 3 Timer 4, 5 D-F / F 6, 7 SR-F / F 8 AND gate
Claims (1)
と、発振開始後の特定時間を測定するタイマーを有し、
発振開始から特定時間経過後にシステムを起動する集積
回路において、外部リセット端子からのリセット入力期
間中に発振を停止することを特徴とする集積回路。1. An oscillation circuit capable of controlling oscillation ON / OFF, and a timer for measuring a specific time after the start of oscillation,
What is claimed is: 1. An integrated circuit for starting a system after a specific time has elapsed from the start of oscillation, wherein the oscillation is stopped during a reset input period from an external reset terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198044A JPH0540539A (en) | 1991-08-07 | 1991-08-07 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198044A JPH0540539A (en) | 1991-08-07 | 1991-08-07 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540539A true JPH0540539A (en) | 1993-02-19 |
Family
ID=16384604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198044A Pending JPH0540539A (en) | 1991-08-07 | 1991-08-07 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540539A (en) |
-
1991
- 1991-08-07 JP JP3198044A patent/JPH0540539A/en active Pending
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