JPH0540539A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0540539A JPH0540539A JP3198044A JP19804491A JPH0540539A JP H0540539 A JPH0540539 A JP H0540539A JP 3198044 A JP3198044 A JP 3198044A JP 19804491 A JP19804491 A JP 19804491A JP H0540539 A JPH0540539 A JP H0540539A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- integrated circuit
- reset
- signal
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
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Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 集積回路を電池駆動で用いた時、電池寿命末
期信号を集積回路のリセット端子に入れても電池の消耗
を加速しないようにする。 【構成】 発振ＯＮ／ＯＦＦを制御できる発振回路１と
発振開始後の特定時間を測定するタイマー３を有し、発
振開始から特定時間経過後にシステムを起動するように
構成した集積回路において、外部リセット端子からのリ
セット入力期間中に発振を停止するように構成した。 【効果】 集積回路にデータが記憶されている時、電池
寿命末期にリセット入力が入っても、集積回路が電流を
消費しないので電池電圧の低下を最小限にでき、記憶デ
ータが長期保持できるようになる。
期信号を集積回路のリセット端子に入れても電池の消耗
を加速しないようにする。 【構成】 発振ＯＮ／ＯＦＦを制御できる発振回路１と
発振開始後の特定時間を測定するタイマー３を有し、発
振開始から特定時間経過後にシステムを起動するように
構成した集積回路において、外部リセット端子からのリ
セット入力期間中に発振を停止するように構成した。 【効果】 集積回路にデータが記憶されている時、電池
寿命末期にリセット入力が入っても、集積回路が電流を
消費しないので電池電圧の低下を最小限にでき、記憶デ
ータが長期保持できるようになる。
Description
【０００１】
【産業上の利用分野】この発明は、低消費電力化のため
に発振制御を行うことができる集積回路に関するもので
ある。
に発振制御を行うことができる集積回路に関するもので
ある。
【０００２】
【従来の技術】従来の集積回路においては、リセット入
力はシステムの立ち上げ時の初期化を目的とするもので
あり、一般的にリセット入力は、発振回路を起動させる
ように働く。つまり、リセット入力を入れた時、発振回
路は強制発振となり、リセット入力を解除した時に、安
定した発振クロックを内部システムに供給して集積回路
が安定動作するようになっている。
力はシステムの立ち上げ時の初期化を目的とするもので
あり、一般的にリセット入力は、発振回路を起動させる
ように働く。つまり、リセット入力を入れた時、発振回
路は強制発振となり、リセット入力を解除した時に、安
定した発振クロックを内部システムに供給して集積回路
が安定動作するようになっている。
【０００３】例えば図３と図４は、それぞれ従来の集積
回路例とそのタイミング図であり、図を用いて説明す
る。図３において、ＲＥＳＥＴ信号が“Ｈ”レベルにな
ると、Ｄ−Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”と
なり、ＳＲ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ
信号は“Ｈ”レベルとなる。このときＥＮＡＢＬＥ信号
は“Ｈ”レベルなので、発振回路１はイネーブル状態と
なり、発振クロック（ＯＳＣＩＮ）が発生する。また、
ＳＹＳＧＡＴＥ信号が“Ｈ”レベルなので、ＯＳＣＩＮ
はＣＰＵ２に供給される。
回路例とそのタイミング図であり、図を用いて説明す
る。図３において、ＲＥＳＥＴ信号が“Ｈ”レベルにな
ると、Ｄ−Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”と
なり、ＳＲ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ
信号は“Ｈ”レベルとなる。このときＥＮＡＢＬＥ信号
は“Ｈ”レベルなので、発振回路１はイネーブル状態と
なり、発振クロック（ＯＳＣＩＮ）が発生する。また、
ＳＹＳＧＡＴＥ信号が“Ｈ”レベルなので、ＯＳＣＩＮ
はＣＰＵ２に供給される。
【０００４】つまり、ＲＥＳＥＴ信号を“Ｈ”レベルに
すると、発振回路１は活性化されＣＰＵ２にクロックが
供給される。ＲＥＳＥＴ信号を“Ｌ”レベルに戻すと、
ＣＰＵ２は充分に安定発振をしているクロック（ＯＳＣ
ＩＮ）を入力しながら所定の動作を実行する。消費電流
を低くするために、所定の仕事を終えた後、ＯＳＣＯＦ
Ｆ信号を“Ｈ”にすれば発振は停止する。それはＥＮＡ
ＢＬＥ信号が“Ｌ”レベルになるからである。ＥＮＡＢ
ＬＥ信号が“Ｌ”レベルになるとＳＲ−Ｆ／Ｆ７のＱ出
力は“Ｈ”レベルとなり、タイマー３はリセット状態と
なる。発振が停止している状態で、キー入力等によって
ＯＳＣＯＮ信号が“Ｈ”レベルになると、Ｄ−Ｆ／Ｆ５
はリセットされ、ＥＮＡＢＬＥ信号は“Ｈ”レベルにな
り発振回路１は起動される。この状態では、ＳＹＳＧＡ
ＴＥ信号は“Ｌ”レベルなので、発振はしてもＣＰＵ２
にクロックは供給されない。ＳＲ−Ｆ／Ｆ７はリセット
状態になるので、タイマー３はリセット状態から解除さ
れ、発振クロック（ＯＳＣＩＮ）を入力しながら時間カ
ウントを開始する。
すると、発振回路１は活性化されＣＰＵ２にクロックが
供給される。ＲＥＳＥＴ信号を“Ｌ”レベルに戻すと、
ＣＰＵ２は充分に安定発振をしているクロック（ＯＳＣ
ＩＮ）を入力しながら所定の動作を実行する。消費電流
を低くするために、所定の仕事を終えた後、ＯＳＣＯＦ
Ｆ信号を“Ｈ”にすれば発振は停止する。それはＥＮＡ
ＢＬＥ信号が“Ｌ”レベルになるからである。ＥＮＡＢ
ＬＥ信号が“Ｌ”レベルになるとＳＲ−Ｆ／Ｆ７のＱ出
力は“Ｈ”レベルとなり、タイマー３はリセット状態と
なる。発振が停止している状態で、キー入力等によって
ＯＳＣＯＮ信号が“Ｈ”レベルになると、Ｄ−Ｆ／Ｆ５
はリセットされ、ＥＮＡＢＬＥ信号は“Ｈ”レベルにな
り発振回路１は起動される。この状態では、ＳＹＳＧＡ
ＴＥ信号は“Ｌ”レベルなので、発振はしてもＣＰＵ２
にクロックは供給されない。ＳＲ−Ｆ／Ｆ７はリセット
状態になるので、タイマー３はリセット状態から解除さ
れ、発振クロック（ＯＳＣＩＮ）を入力しながら時間カ
ウントを開始する。
【０００５】所定時間ｔが経過すると、タイマー３はＣ
ＸＯＵＴ信号を“Ｈ”レベルにし、Ｄ−Ｆ／Ｆ４のＱ出
力を“Ｈ”レベルにし、そしてＳＹＳＧＡＴＥ信号を
“Ｈ”レベルにし、ＣＰＵ２に発振クロック（ＯＳＣＩ
Ｎ）を入力開始する。このことは、つまり発振を起動し
た直後は、発振が不安定な場合があり、すぐにＣＰＵ２
にクロックを供給しないで、特定の時間を経過させて発
振が安定したところでＣＰＵ２にクロックを供給すると
いう配慮であり、一般的に用いられているので詳細な説
明は省略する。
ＸＯＵＴ信号を“Ｈ”レベルにし、Ｄ−Ｆ／Ｆ４のＱ出
力を“Ｈ”レベルにし、そしてＳＹＳＧＡＴＥ信号を
“Ｈ”レベルにし、ＣＰＵ２に発振クロック（ＯＳＣＩ
Ｎ）を入力開始する。このことは、つまり発振を起動し
た直後は、発振が不安定な場合があり、すぐにＣＰＵ２
にクロックを供給しないで、特定の時間を経過させて発
振が安定したところでＣＰＵ２にクロックを供給すると
いう配慮であり、一般的に用いられているので詳細な説
明は省略する。
【０００６】図３に示す従来の回路では、ＲＥＳＥＴ信
号を“Ｈ”レベルにして発振起動をかけ、さらに発振を
安定させて、リセット解除と共にシステムを動作開始さ
せるという考えなので、リセット入力期間中は発振電流
が流れるという結果になる。
号を“Ｈ”レベルにして発振起動をかけ、さらに発振を
安定させて、リセット解除と共にシステムを動作開始さ
せるという考えなので、リセット入力期間中は発振電流
が流れるという結果になる。
【０００７】
【発明が解決しようとする課題】このような、従来の方
法による集積回路を電池駆動システムで使うときには、
ある問題が発生する。電池電圧の低下による集積回路の
誤動作を防止するために、電圧検出回路を集積回路の外
に置いたとき、一般的に電圧低下信号は集積回路のリセ
ット端子に入力される。電池寿命が末期に近づき、電圧
検出回路が電圧の異常低下を検出し、電圧低下信号を集
積回路のリセット端子に入力すると、既に説明したよう
に集積回路内の発振回路が起動される。集積回路が、低
消費電流実現のために、それまでスリープモードとして
発振を停止していたとするならば、外部からの電圧低下
信号によって発振が起動され、電流の消費が増加し、電
池電圧の低下スピードが加速される。
法による集積回路を電池駆動システムで使うときには、
ある問題が発生する。電池電圧の低下による集積回路の
誤動作を防止するために、電圧検出回路を集積回路の外
に置いたとき、一般的に電圧低下信号は集積回路のリセ
ット端子に入力される。電池寿命が末期に近づき、電圧
検出回路が電圧の異常低下を検出し、電圧低下信号を集
積回路のリセット端子に入力すると、既に説明したよう
に集積回路内の発振回路が起動される。集積回路が、低
消費電流実現のために、それまでスリープモードとして
発振を停止していたとするならば、外部からの電圧低下
信号によって発振が起動され、電流の消費が増加し、電
池電圧の低下スピードが加速される。
【０００８】集積回路が、特定データをＲＡＭ等で記憶
している時には、電池寿命末期にデータ破壊を加速する
ことになり大きな問題となる。
している時には、電池寿命末期にデータ破壊を加速する
ことになり大きな問題となる。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明ではリセット入力時に発振回路を停止させる
ようにし、一方、リセット入力解除後は、確実に発振が
立ち上がるように配慮した。
に、本発明ではリセット入力時に発振回路を停止させる
ようにし、一方、リセット入力解除後は、確実に発振が
立ち上がるように配慮した。
【００１０】
【作用】リセット入力時に発振回路を停止させるので、
電池寿命末期の低電圧信号がリセット端子に入力されて
も、余計な電流を流す要素はなく、電池交換がなされる
まで僅かな電圧降下で持続させることができる。
電池寿命末期の低電圧信号がリセット端子に入力されて
も、余計な電流を流す要素はなく、電池交換がなされる
まで僅かな電圧降下で持続させることができる。
【００１１】
【実施例】以下に、本発明の集積回路の実施例を図面に
基づいて説明する。図１と図２は、それぞれ本発明によ
る集積回路例とそのタイミング図である。本発明におい
ては、ＲＥＳＥＴ信号を“Ｈ”レベルにしたとき、Ｄ−
Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”となるが、Ｓ
Ｒ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ信号は
“Ｌ”レベルとなる。またＡＮＤゲート８によってＥＮ
ＡＢＬＥ信号は“Ｌ”レベルとなり、発振回路１は停止
状態となり、ＳＲ−Ｆ／Ｆ７のＱ出力は“Ｈ”レベルと
なり、タイマー３はリセット状態となる。ＲＥＳＥＴ信
号が“Ｌ”レベルになると、ＥＮＡＢＬＥ信号は“Ｈ”
となって発振は起動され、ＳＲ−Ｆ／Ｆ７のＱ出力は
“Ｌ”となってタイマー３はリセット状態が解除され、
発振クロック（ＯＳＣＩＮ）を入力しながら時間カウン
トを開始する。所定時間ｔが経過すると、タイマー３は
ＣＸＯＵＴ信号を“Ｈ”レベルにし、前記同様ＳＹＳＧ
ＡＴＥ信号を“Ｈ”レベルにしてＣＰＵ２にクロックを
入力開始する。本発明の回路では、ＲＥＳＥＴ信号を
“Ｈ”レベルにしただけでは発振が開始せず、ＲＥＳＥ
Ｔ信号を“Ｌ”レベルにしてから発振が開始する。当
然、発振開始直後は発振が不安定なので、所定時間ｔを
経過した後にＣＰＵ２にクロックを入力している。ＯＳ
ＣＯＦＦ信号によって発振を止め、ＯＳＣＯＮ信号によ
って発振を起動する場合の回路動作は、従来の方法の回
路と同じである。
基づいて説明する。図１と図２は、それぞれ本発明によ
る集積回路例とそのタイミング図である。本発明におい
ては、ＲＥＳＥＴ信号を“Ｈ”レベルにしたとき、Ｄ−
Ｆ／Ｆ４とＤ−Ｆ／Ｆ５のＱ出力は“Ｌ”となるが、Ｓ
Ｒ−Ｆ／Ｆ６のＱ出力すなわちＳＹＳＧＡＴＥ信号は
“Ｌ”レベルとなる。またＡＮＤゲート８によってＥＮ
ＡＢＬＥ信号は“Ｌ”レベルとなり、発振回路１は停止
状態となり、ＳＲ−Ｆ／Ｆ７のＱ出力は“Ｈ”レベルと
なり、タイマー３はリセット状態となる。ＲＥＳＥＴ信
号が“Ｌ”レベルになると、ＥＮＡＢＬＥ信号は“Ｈ”
となって発振は起動され、ＳＲ−Ｆ／Ｆ７のＱ出力は
“Ｌ”となってタイマー３はリセット状態が解除され、
発振クロック（ＯＳＣＩＮ）を入力しながら時間カウン
トを開始する。所定時間ｔが経過すると、タイマー３は
ＣＸＯＵＴ信号を“Ｈ”レベルにし、前記同様ＳＹＳＧ
ＡＴＥ信号を“Ｈ”レベルにしてＣＰＵ２にクロックを
入力開始する。本発明の回路では、ＲＥＳＥＴ信号を
“Ｈ”レベルにしただけでは発振が開始せず、ＲＥＳＥ
Ｔ信号を“Ｌ”レベルにしてから発振が開始する。当
然、発振開始直後は発振が不安定なので、所定時間ｔを
経過した後にＣＰＵ２にクロックを入力している。ＯＳ
ＣＯＦＦ信号によって発振を止め、ＯＳＣＯＮ信号によ
って発振を起動する場合の回路動作は、従来の方法の回
路と同じである。
【００１２】図１に示す本発明の回路では、ＲＥＳＥＴ
信号を“Ｈ”レベルにするだけでは発振起動されず、Ｒ
ＥＳＥＴ信号を“Ｌ”レベルに戻してから発振が起動さ
れ、発振が安定するまでの必要時間が経過してからシス
テムを動作開始させるという考え方なので、リセット中
は発振電流が流れない。
信号を“Ｈ”レベルにするだけでは発振起動されず、Ｒ
ＥＳＥＴ信号を“Ｌ”レベルに戻してから発振が起動さ
れ、発振が安定するまでの必要時間が経過してからシス
テムを動作開始させるという考え方なので、リセット中
は発振電流が流れない。
【００１３】
【発明の効果】以上述べたように、この発明は、リセッ
ト入力時に発振が停止するようになっているので、電池
寿命末期の低電圧信号がリセット端子に入力されても、
発振電流が流れず、電池交換がなされるまで、僅かな電
圧降下で持続させることができるという効果がある。
ト入力時に発振が停止するようになっているので、電池
寿命末期の低電圧信号がリセット端子に入力されても、
発振電流が流れず、電池交換がなされるまで、僅かな電
圧降下で持続させることができるという効果がある。
【図１】本発明による集積回路図である。
【図２】図１の動作を説明するタイミング図である。
【図３】従来の集積回路図である。
【図４】図３の動作を説明するタイミング図である。
１ 発振回路 ２ ＣＰＵ ３ タイマー ４、５ Ｄ−Ｆ／Ｆ ６、７ ＳＲ−Ｆ／Ｆ ８ ＡＮＤゲート
Claims (1)
- 【請求項１】 発振ＯＮ／ＯＦＦを制御できる発振回路
と、発振開始後の特定時間を測定するタイマーを有し、
発振開始から特定時間経過後にシステムを起動する集積
回路において、外部リセット端子からのリセット入力期
間中に発振を停止することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198044A JPH0540539A (ja) | 1991-08-07 | 1991-08-07 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198044A JPH0540539A (ja) | 1991-08-07 | 1991-08-07 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540539A true JPH0540539A (ja) | 1993-02-19 |
Family
ID=16384604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198044A Pending JPH0540539A (ja) | 1991-08-07 | 1991-08-07 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540539A (ja) |
-
1991
- 1991-08-07 JP JP3198044A patent/JPH0540539A/ja active Pending
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