JPH0540607A - デイジタル信号処理回路 - Google Patents
デイジタル信号処理回路Info
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- JPH0540607A JPH0540607A JP3196746A JP19674691A JPH0540607A JP H0540607 A JPH0540607 A JP H0540607A JP 3196746 A JP3196746 A JP 3196746A JP 19674691 A JP19674691 A JP 19674691A JP H0540607 A JPH0540607 A JP H0540607A
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- output signal
- input signal
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Abstract
(57)【要約】
【目的】 ＲＯＭ等の記憶手段の容量を削減し、消費電
流の小さい、高集積化に適した係数乗算処理を行なうデ
ィジタル信号処理回路を提供することを目的とする。 【構成】 入力信号の符号を正転または反転して出力す
る第１の符号制御手段２および入力信号の零を検出する
零検出手段５を具備することにより、入力信号と設定さ
れた係数との積の値を出力する記憶手段７の入力の符号
ビットを削除する。第２の符号制御手段９において、入
力信号の符号ビット４と係数の符号に応じて記憶手段７
の出力信号８の符号を補正し、選択手段１１において入
力信号が零である場合に対応する。
流の小さい、高集積化に適した係数乗算処理を行なうデ
ィジタル信号処理回路を提供することを目的とする。 【構成】 入力信号の符号を正転または反転して出力す
る第１の符号制御手段２および入力信号の零を検出する
零検出手段５を具備することにより、入力信号と設定さ
れた係数との積の値を出力する記憶手段７の入力の符号
ビットを削除する。第２の符号制御手段９において、入
力信号の符号ビット４と係数の符号に応じて記憶手段７
の出力信号８の符号を補正し、選択手段１１において入
力信号が零である場合に対応する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路、特にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ），ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）等の表引きにより係数乗算処理を行なう場合に用
いて有効なディジタル信号処理回路に関する。
路、特にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ），ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）等の表引きにより係数乗算処理を行なう場合に用
いて有効なディジタル信号処理回路に関する。
【０００２】
【従来の技術】ディジタル信号処理において、係数乗算
処理を行なう必要があり、所望する速度を有する乗算器
が得られない場合には、ＲＯＭ等の記憶手段の表引きに
より乗算処理を行なうことが多い。
処理を行なう必要があり、所望する速度を有する乗算器
が得られない場合には、ＲＯＭ等の記憶手段の表引きに
より乗算処理を行なうことが多い。
【０００３】従来、このような係数乗算処理を行なうた
めに用いられるＲＯＭを使用したディジタル信号処理回
路のブロック図を図４に示す。
めに用いられるＲＯＭを使用したディジタル信号処理回
路のブロック図を図４に示す。
【０００４】図４において、１０１は被乗数の入力端子
であり、２の補数表現、オフセットバイナリ表現等の符
号付き２進数ｎビットで表現されている被乗数が入力さ
れる。１０２は１０１からの入力信号を入力にして、あ
らかじめ設定された係数を乗算した積ｍビットを出力す
るＲＯＭ、１０３は出力端子である。ＲＯＭ１０２に格
納されているデータは、すべての入力信号に対し、あら
かじめ設定された係数を乗算した結果を格納してあり、
２n個のデータが存在する。
であり、２の補数表現、オフセットバイナリ表現等の符
号付き２進数ｎビットで表現されている被乗数が入力さ
れる。１０２は１０１からの入力信号を入力にして、あ
らかじめ設定された係数を乗算した積ｍビットを出力す
るＲＯＭ、１０３は出力端子である。ＲＯＭ１０２に格
納されているデータは、すべての入力信号に対し、あら
かじめ設定された係数を乗算した結果を格納してあり、
２n個のデータが存在する。
【０００５】
【発明が解決しようとする課題】しかし前述の従来技術
では、被乗数ｎビットのすべての場合に対し、乗数であ
る係数を乗算した積（すなわち２n個のデータ）を格納
する必要があり、ＲＯＭの回路規模が大きく、特に１２
ビット、１６ビット等の高精度演算を必要とする計測分
野等においては高集積化を図る上で大きな障害となる
等、問題点を有する。 そこで本発明はこのような問題
点を解決するものでその目的とするところは、ＲＯＭ等
の記憶手段の容量を削減し、高集積化に適した係数乗算
処理を行なうディジタル信号処理回路を提供することに
ある。
では、被乗数ｎビットのすべての場合に対し、乗数であ
る係数を乗算した積（すなわち２n個のデータ）を格納
する必要があり、ＲＯＭの回路規模が大きく、特に１２
ビット、１６ビット等の高精度演算を必要とする計測分
野等においては高集積化を図る上で大きな障害となる
等、問題点を有する。 そこで本発明はこのような問題
点を解決するものでその目的とするところは、ＲＯＭ等
の記憶手段の容量を削減し、高集積化に適した係数乗算
処理を行なうディジタル信号処理回路を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明のディジタル信号
処理回路は、符号付き２進数で演算され、記憶手段の表
引きにより係数乗算処理を行なうディジタル信号処理回
路において、入力信号の符号ビットに応じて入力信号の
符号を正転または反転して出力する第１の符号制御手段
と、前記入力信号が零か検出して出力する零検出手段
と、前記第１の符号制御手段の出力信号に応じて、前記
第１の符号制御手段の出力信号とあらかじめ設定された
係数との積の値を出力する記憶手段と、前記入力信号の
符号ビットおよび前記設定された係数の符号に応じて前
記記憶手段の出力信号の符号を正転または反転して出力
する第２の符号制御手段と、前記第２の符号制御手段の
出力信号を入力とし、前記零検出手段の出力信号に応じ
て、前記第２の符号制御手段の出力信号あるいは零を出
力する選択手段と、を具備することを特徴とする。
処理回路は、符号付き２進数で演算され、記憶手段の表
引きにより係数乗算処理を行なうディジタル信号処理回
路において、入力信号の符号ビットに応じて入力信号の
符号を正転または反転して出力する第１の符号制御手段
と、前記入力信号が零か検出して出力する零検出手段
と、前記第１の符号制御手段の出力信号に応じて、前記
第１の符号制御手段の出力信号とあらかじめ設定された
係数との積の値を出力する記憶手段と、前記入力信号の
符号ビットおよび前記設定された係数の符号に応じて前
記記憶手段の出力信号の符号を正転または反転して出力
する第２の符号制御手段と、前記第２の符号制御手段の
出力信号を入力とし、前記零検出手段の出力信号に応じ
て、前記第２の符号制御手段の出力信号あるいは零を出
力する選択手段と、を具備することを特徴とする。
【０００７】
【作用】本発明の上記の構成によれば、入力信号すなわ
ち被乗数の符号を制御して、正または負のいずれか一方
の極性の信号にすることおよび入力信号の零を検出する
ことによって、係数乗算処理を行なうための記憶手段の
入力信号の符号ビットを除くことが可能になる。したが
って、被乗数の符号ビットの数をｘとすれば、記憶手段
の容量を１／２xにすることができる。
ち被乗数の符号を制御して、正または負のいずれか一方
の極性の信号にすることおよび入力信号の零を検出する
ことによって、係数乗算処理を行なうための記憶手段の
入力信号の符号ビットを除くことが可能になる。したが
って、被乗数の符号ビットの数をｘとすれば、記憶手段
の容量を１／２xにすることができる。
【０００８】
【実施例】以下、本発明を実施例に基づいて説明する。
【０００９】図１は本発明の一実施例を示すディジタル
信号処理回路のブロック図である。１はｎビットの被乗
数の入力端子、２は被乗数の符号ビットに応じて入力信
号の符号を正転または反転して出力する第１の符号制御
手段、３は第１の符号制御手段の（ｎ−１）ビットの出
力信号、４は被乗数の１ビットの符号ビット、５は被乗
数が零か検出する零検出手段、６は零検出手段５の出力
信号、７は被乗数とあらかじめ設定された係数（すなわ
ち乗数）とを乗算して符号ビットを除いた（ｍ−１）ビ
ットの積を出力する記憶手段であるＲＯＭ、８はＲＯＭ
７の出力信号、９は被乗数の符号ビット４および設定さ
れた係数の符号に応じてＲＯＭ７の出力信号の符号を正
転または反転して出力する第２の符号制御手段、１０は
第２の符号制御手段９のｍビットの出力信号、１１は零
検出手段の出力信号６に応じて、第２の符号制御手段の
出力信号１０または零を出力する選択手段、１２はｍビ
ットの出力端子である。図１において、被乗数は２の補
数表現のｎビット（符号ビットはその内１ビット）、被
乗数と設定された係数との積を２の補数表現のｍビット
（符号ビットはその内１ビット）とした。
信号処理回路のブロック図である。１はｎビットの被乗
数の入力端子、２は被乗数の符号ビットに応じて入力信
号の符号を正転または反転して出力する第１の符号制御
手段、３は第１の符号制御手段の（ｎ−１）ビットの出
力信号、４は被乗数の１ビットの符号ビット、５は被乗
数が零か検出する零検出手段、６は零検出手段５の出力
信号、７は被乗数とあらかじめ設定された係数（すなわ
ち乗数）とを乗算して符号ビットを除いた（ｍ−１）ビ
ットの積を出力する記憶手段であるＲＯＭ、８はＲＯＭ
７の出力信号、９は被乗数の符号ビット４および設定さ
れた係数の符号に応じてＲＯＭ７の出力信号の符号を正
転または反転して出力する第２の符号制御手段、１０は
第２の符号制御手段９のｍビットの出力信号、１１は零
検出手段の出力信号６に応じて、第２の符号制御手段の
出力信号１０または零を出力する選択手段、１２はｍビ
ットの出力端子である。図１において、被乗数は２の補
数表現のｎビット（符号ビットはその内１ビット）、被
乗数と設定された係数との積を２の補数表現のｍビット
（符号ビットはその内１ビット）とした。
【００１０】図１を用いて動作を説明する。入力端子１
から被乗数ｎビットが入力され、第１の符号制御手段２
において設定された符号に変換される。ここで設定され
た符号とは正または負のいずれか一方の符号であり、変
換とは被乗数が設定された符号と同符号である場合は処
理をせず、被乗数が設定された符号と逆符号である場合
は被乗数に対し絶対値は等しく、符号を反転した数値に
することをいう。第１の符号制御手段２において設定さ
れた符号に変換されるので、符号ビットは情報をもたな
い。したがって、符号ビットを削除しても係数との乗算
処理をするＲＯＭ７において何ら問題はない。よって、
符号ビットを削除した（ｎ−１）ビットをＲＯＭ７の入
力にすることができ、被乗数ｎビットを直接ＲＯＭの入
力とした場合に比べ、ＲＯＭの容量を１／２に削減でき
る。ＲＯＭ７において、入力された信号に応じてあらか
じめ計算されている係数との積を選択して出力する。し
かしながらこの出力信号８は、第１の符号制御手段２に
おいて設定された符号と係数の符号によって決まる符号
を持つ信号であり、被乗数の符号と係数の符号の関係に
よって決まる符号を反映していない。そこで、第２の符
号制御手段９において、出力信号８の符号の補正を行な
う。第２の符号制御手段９においては、被乗数の符号ビ
ット４を用いて第１の符号制御手段２において変換を行
なった信号を対象にして第１の符号制御手段２と同様な
変換を出力信号８に対し行なう。また、被乗数が零であ
る場合は第１の符号制御手段２の変換において、被乗数
の負の最大値と同一変換結果を出力するため、ＲＯＭ７
において両者の区別はできない。そこで、被乗数が零か
検出する零検出手段５と、第２の符号制御手段の出力信
号１０または零を出力する選択手段１１を用いて、被乗
数が零の場合、出力端子１２に零を出力する。第２の符
号制御手段９の変換および選択手段１１の処理によっ
て、被乗数と係数の乗算処理は終了し、出力端子１２に
演算結果が出力される。
から被乗数ｎビットが入力され、第１の符号制御手段２
において設定された符号に変換される。ここで設定され
た符号とは正または負のいずれか一方の符号であり、変
換とは被乗数が設定された符号と同符号である場合は処
理をせず、被乗数が設定された符号と逆符号である場合
は被乗数に対し絶対値は等しく、符号を反転した数値に
することをいう。第１の符号制御手段２において設定さ
れた符号に変換されるので、符号ビットは情報をもたな
い。したがって、符号ビットを削除しても係数との乗算
処理をするＲＯＭ７において何ら問題はない。よって、
符号ビットを削除した（ｎ−１）ビットをＲＯＭ７の入
力にすることができ、被乗数ｎビットを直接ＲＯＭの入
力とした場合に比べ、ＲＯＭの容量を１／２に削減でき
る。ＲＯＭ７において、入力された信号に応じてあらか
じめ計算されている係数との積を選択して出力する。し
かしながらこの出力信号８は、第１の符号制御手段２に
おいて設定された符号と係数の符号によって決まる符号
を持つ信号であり、被乗数の符号と係数の符号の関係に
よって決まる符号を反映していない。そこで、第２の符
号制御手段９において、出力信号８の符号の補正を行な
う。第２の符号制御手段９においては、被乗数の符号ビ
ット４を用いて第１の符号制御手段２において変換を行
なった信号を対象にして第１の符号制御手段２と同様な
変換を出力信号８に対し行なう。また、被乗数が零であ
る場合は第１の符号制御手段２の変換において、被乗数
の負の最大値と同一変換結果を出力するため、ＲＯＭ７
において両者の区別はできない。そこで、被乗数が零か
検出する零検出手段５と、第２の符号制御手段の出力信
号１０または零を出力する選択手段１１を用いて、被乗
数が零の場合、出力端子１２に零を出力する。第２の符
号制御手段９の変換および選択手段１１の処理によっ
て、被乗数と係数の乗算処理は終了し、出力端子１２に
演算結果が出力される。
【００１１】次に第１および第２の符号制御手段、零検
出手段、選択手段の具体的回路構成を図２および図３に
示し、さらに詳細に説明する。本例において説明を簡単
にするために、被乗数ｎビットを２の補数表現４ビット
（その内符号ビットは１ビット）とし、ＲＯＭにおける
係数乗算処理の係数を１／３とする。また、第１の符号
制御手段において設定された符号は負とする。
出手段、選択手段の具体的回路構成を図２および図３に
示し、さらに詳細に説明する。本例において説明を簡単
にするために、被乗数ｎビットを２の補数表現４ビット
（その内符号ビットは１ビット）とし、ＲＯＭにおける
係数乗算処理の係数を１／３とする。また、第１の符号
制御手段において設定された符号は負とする。
【００１２】図２は図１の第１の符号制御手段２および
零検出手段５の回路構成図である。２１は排他的否定論
理和回路、２２は３ビット加算器、２３は入力の論理レ
ベルを反転して出力するインバータ、２４は零検出手段
である論理和回路、２５は、零検出手段の出力信号であ
り、被乗数が零の時、論理レベル「０」が出力される。
Ｄ３、Ｄ２、Ｄ１、Ｄ０は被乗数である入力信号であ
り、Ｄ３が符号ビットである。Ａ２、Ａ１、Ａ０は加算
器の被加数の入力端子、Ｂ２、Ｂ１、Ｂ０は加算器の加
数の入力端子であり、Ｆ（論理レベル「０」）に固定さ
れる。Ｃｉは加算器のキャリー入力端子であり、Ｄ３の
反転論理レベルが入力される。Ｓ２、Ｓ１、Ｓ０は加算
器の和の出力端子であり、ＲＯＭのＡＤ２、ＡＤ１、Ａ
Ｄ０に出力される。本例において、正である入力信号は
変換し、負である入力信号は処理しない。したがって、
符号ビットＤ３の論理レベルが「０」である入力信号の
みを変換して出力する。２の補数表現であるから、逆極
性にするためには、全ビットの論理レベルを反転し、最
下位ビットに「１」を加算することにより得られる。図
２の構成によれば、符号ビットＤ３が「０」である場合
のみ、排他的否定論理和回路２１より、入力信号Ｄ２、
Ｄ１、Ｄ０の反転論理レベルが出力され、キャリー入力
端子Ｃｉに「１」が出力され、符号の変換が行なわれ
る。符号ビットＤ３が「１」である場合は、排他的否定
論理和回路２１からは入力信号Ｄ２、Ｄ１、Ｄ０の論理
レベルが加算器に出力され、キャリー入力端子Ｃｉには
「０」が出力されることにより変換は行なわれない。
零検出手段５の回路構成図である。２１は排他的否定論
理和回路、２２は３ビット加算器、２３は入力の論理レ
ベルを反転して出力するインバータ、２４は零検出手段
である論理和回路、２５は、零検出手段の出力信号であ
り、被乗数が零の時、論理レベル「０」が出力される。
Ｄ３、Ｄ２、Ｄ１、Ｄ０は被乗数である入力信号であ
り、Ｄ３が符号ビットである。Ａ２、Ａ１、Ａ０は加算
器の被加数の入力端子、Ｂ２、Ｂ１、Ｂ０は加算器の加
数の入力端子であり、Ｆ（論理レベル「０」）に固定さ
れる。Ｃｉは加算器のキャリー入力端子であり、Ｄ３の
反転論理レベルが入力される。Ｓ２、Ｓ１、Ｓ０は加算
器の和の出力端子であり、ＲＯＭのＡＤ２、ＡＤ１、Ａ
Ｄ０に出力される。本例において、正である入力信号は
変換し、負である入力信号は処理しない。したがって、
符号ビットＤ３の論理レベルが「０」である入力信号の
みを変換して出力する。２の補数表現であるから、逆極
性にするためには、全ビットの論理レベルを反転し、最
下位ビットに「１」を加算することにより得られる。図
２の構成によれば、符号ビットＤ３が「０」である場合
のみ、排他的否定論理和回路２１より、入力信号Ｄ２、
Ｄ１、Ｄ０の反転論理レベルが出力され、キャリー入力
端子Ｃｉに「１」が出力され、符号の変換が行なわれ
る。符号ビットＤ３が「１」である場合は、排他的否定
論理和回路２１からは入力信号Ｄ２、Ｄ１、Ｄ０の論理
レベルが加算器に出力され、キャリー入力端子Ｃｉには
「０」が出力されることにより変換は行なわれない。
【００１３】図３は図１の第２の符号制御手段９および
選択手段１１の回路構成図である。３１は排他的否定論
理和回路、３２は４ビット加算器、３３はインバータ、
３４は零検出手段の出力信号の入力端子、３５は選択手
段である論理積回路であり、零検出手段の出力信号の論
理レベルが「０」の時、すなわち被乗数が零の時に零を
出力する。ＤＯ２、ＤＯ１、ＤＯ０はＲＯＭの符号ビッ
トを除く出力信号、Ｄ３は被乗数の符号ビット、Ａ３、
Ａ２、Ａ１、Ａ０は加算器の被加数の入力端子、Ｂ３、
Ｂ２、Ｂ１、Ｂ０は加算器の加数の入力端子であり、Ｆ
（論理レベル「０」）に固定される。Ｃｉは加算器のキ
ャリー入力端子、Ｄ３の反転論理レベルが入力される。
Ｓ３、Ｓ２、Ｓ１、Ｓ０は加算器の和の出力端子であ
り、選択手段に出力される。第２の符号制御手段で行な
われる処理は前述の第１の符号制御手段とほとんど同じ
であり、第１の符号制御手段で変換が行なわれた信号、
すなわち被乗数の符号ビットＤ３の論理レベルが「０」
に対し、符号の補正を行なう。ここで、本例においては
ＲＯＭからの出力信号には符号ビットが含まれない。な
ぜなら、第１の符号制御手段で設定された符号と係数の
符号により、ＲＯＭからの出力信号の符号は一義的に決
まるからである。本例においてはＲＯＭの符号ビットは
負であるので、符号ビットに相当するビットはＴ（論理
レベル「１」）に固定している。このようにすること
で、ＲＯＭの容量をより一層削減することが可能にな
る。
選択手段１１の回路構成図である。３１は排他的否定論
理和回路、３２は４ビット加算器、３３はインバータ、
３４は零検出手段の出力信号の入力端子、３５は選択手
段である論理積回路であり、零検出手段の出力信号の論
理レベルが「０」の時、すなわち被乗数が零の時に零を
出力する。ＤＯ２、ＤＯ１、ＤＯ０はＲＯＭの符号ビッ
トを除く出力信号、Ｄ３は被乗数の符号ビット、Ａ３、
Ａ２、Ａ１、Ａ０は加算器の被加数の入力端子、Ｂ３、
Ｂ２、Ｂ１、Ｂ０は加算器の加数の入力端子であり、Ｆ
（論理レベル「０」）に固定される。Ｃｉは加算器のキ
ャリー入力端子、Ｄ３の反転論理レベルが入力される。
Ｓ３、Ｓ２、Ｓ１、Ｓ０は加算器の和の出力端子であ
り、選択手段に出力される。第２の符号制御手段で行な
われる処理は前述の第１の符号制御手段とほとんど同じ
であり、第１の符号制御手段で変換が行なわれた信号、
すなわち被乗数の符号ビットＤ３の論理レベルが「０」
に対し、符号の補正を行なう。ここで、本例においては
ＲＯＭからの出力信号には符号ビットが含まれない。な
ぜなら、第１の符号制御手段で設定された符号と係数の
符号により、ＲＯＭからの出力信号の符号は一義的に決
まるからである。本例においてはＲＯＭの符号ビットは
負であるので、符号ビットに相当するビットはＴ（論理
レベル「１」）に固定している。このようにすること
で、ＲＯＭの容量をより一層削減することが可能にな
る。
【００１４】以上、図２および図３を用いて動作を説明
してきたが、主な部分の入力信号と、出力信号の関係を
表１に示す。表１において、ＲＯＭの入力信号（ＡＤ
２、ＡＤ１、ＡＤ０）および出力信号（ＤＯ２、ＤＯ
１、ＤＯ０）の符号ビット「１」が削除されていること
に注意されたい。また、入力信号の０（１０進）および
−８（１０進）において、ＲＯＭの入力信号、出力信号
は同一であるが、零検出手段および選択手段により、入
力信号０（１０進）に対し、出力信号には０（１０進）
が出力されるように処理されている。
してきたが、主な部分の入力信号と、出力信号の関係を
表１に示す。表１において、ＲＯＭの入力信号（ＡＤ
２、ＡＤ１、ＡＤ０）および出力信号（ＤＯ２、ＤＯ
１、ＤＯ０）の符号ビット「１」が削除されていること
に注意されたい。また、入力信号の０（１０進）および
−８（１０進）において、ＲＯＭの入力信号、出力信号
は同一であるが、零検出手段および選択手段により、入
力信号０（１０進）に対し、出力信号には０（１０進）
が出力されるように処理されている。
【００１５】
【表１】
【００１６】本実施例における記憶手段はＲＯＭである
が、ＲＡＭ等の記憶手段でも良く、また、入力信号を２
の補数表現としたが、符号付き２進数であれば良い。さ
らに、入力信号のビット数および符号ビットのビット数
を限定することはなく、本発明を適用することができ
る。
が、ＲＡＭ等の記憶手段でも良く、また、入力信号を２
の補数表現としたが、符号付き２進数であれば良い。さ
らに、入力信号のビット数および符号ビットのビット数
を限定することはなく、本発明を適用することができ
る。
【００１７】
【発明の効果】以上述べたように本発明によれば、入力
信号の符号を第１の符号制御手段において、設定された
符号に変換することおよび零検出手段により、ＲＯＭ等
の記憶手段への入力信号の符号ビットを除くことがで
き、符号ビットをｘとすれば、記憶手段の容量を１／２
xに削減することができるという大きな効果を有する。
また、記憶手段の出力信号の符号ビットも削除すること
が可能であり、記憶手段の容量をさらに小さくできる。
よって、高集積化に適した係数乗算処理を行なうディジ
タル信号処理回路を提供することができる。
信号の符号を第１の符号制御手段において、設定された
符号に変換することおよび零検出手段により、ＲＯＭ等
の記憶手段への入力信号の符号ビットを除くことがで
き、符号ビットをｘとすれば、記憶手段の容量を１／２
xに削減することができるという大きな効果を有する。
また、記憶手段の出力信号の符号ビットも削除すること
が可能であり、記憶手段の容量をさらに小さくできる。
よって、高集積化に適した係数乗算処理を行なうディジ
タル信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すディジタル信号処理回
路のブロック図である。
路のブロック図である。
【図２】本発明の一実施例を示す第１の符号制御手段２
および零検出手段５の回路構成図である。
および零検出手段５の回路構成図である。
【図３】本発明の一実施例を示す第２の符号制御手段７
および選択手段１１の回路構成図である。
および選択手段１１の回路構成図である。
【図４】従来のディジタル信号処理回路のブロック図で
ある。
ある。
１ 被乗数の入力端子 ２ 第１の符号制御手段 ３ 第１の符号制御手段２の出力信
号 ４ 被乗数の符号ビット ５ 零検出手段 ６ 零検出手段５の出力信号 ７ 記憶手段であるＲＯＭ ８ ＲＯＭ７の出力信号 ９ 第２の符号制御手段 １０ 第２の符号制御手段９の出力
信号 １１ 選択手段 １２ 出力端子 ２１、３１ 排他的否定論理和回路 ２２、３２ 加算器 ２３、３３ インバータ ２４ 零検出手段である論理和回路 ２５ 零検出手段９の出力信号 ３４ 零検出手段の出力信号の入力
端子 ３５ 選択手段である論理積回路 Ｄ３，Ｄ２，Ｄ１，Ｄ０ 被乗数の入力端子 Ａ３，Ａ２，Ａ１，Ａ０ 加算器の被加数の入力端子 Ｂ３，Ｂ２，Ｂ１，Ｂ０ 加算器の加数の入力端子 Ｃｉ 加算器のキャリー入力端子 Ｓ３，Ｓ２，Ｓ１，Ｓ０ 加算器の和の出力端子 ＡＤ２，ＡＤ１，ＡＤ０ ＲＯＭのアドレス入力 ＤＯ２，ＤＯ１，ＤＯ０ ＲＯＭのデータ出力 Ｙ３，Ｙ２，Ｙ１，Ｙ０ 符号制御手段の出力端子
号 ４ 被乗数の符号ビット ５ 零検出手段 ６ 零検出手段５の出力信号 ７ 記憶手段であるＲＯＭ ８ ＲＯＭ７の出力信号 ９ 第２の符号制御手段 １０ 第２の符号制御手段９の出力
信号 １１ 選択手段 １２ 出力端子 ２１、３１ 排他的否定論理和回路 ２２、３２ 加算器 ２３、３３ インバータ ２４ 零検出手段である論理和回路 ２５ 零検出手段９の出力信号 ３４ 零検出手段の出力信号の入力
端子 ３５ 選択手段である論理積回路 Ｄ３，Ｄ２，Ｄ１，Ｄ０ 被乗数の入力端子 Ａ３，Ａ２，Ａ１，Ａ０ 加算器の被加数の入力端子 Ｂ３，Ｂ２，Ｂ１，Ｂ０ 加算器の加数の入力端子 Ｃｉ 加算器のキャリー入力端子 Ｓ３，Ｓ２，Ｓ１，Ｓ０ 加算器の和の出力端子 ＡＤ２，ＡＤ１，ＡＤ０ ＲＯＭのアドレス入力 ＤＯ２，ＤＯ１，ＤＯ０ ＲＯＭのデータ出力 Ｙ３，Ｙ２，Ｙ１，Ｙ０ 符号制御手段の出力端子
Claims (1)
- 【請求項１】符号付き２進数で演算され、記憶手段の表
引きにより係数乗算処理を行なうディジタル信号処理回
路において、 入力信号の符号ビットに応じて入力信号の符号を正転ま
たは反転して出力する第１の符号制御手段と、 前記入力信号が零か検出して出力する零検出手段と、 前記第１の符号制御手段の出力信号に応じて、前記第１
の符号制御手段の出力信号とあらかじめ設定された係数
との積の値を出力する記憶手段と、 前記入力信号の符号ビットおよび前記設定された係数の
符号に応じて前記記憶手段の出力信号の符号を正転また
は反転して出力する第２の符号制御手段と、 前記第２の符号制御手段の出力信号を入力とし、前記零
検出手段の出力信号に応じて、前記第２の符号制御手段
の出力信号あるいは零を出力する選択手段と、を具備す
ることを特徴とするディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674691A JP3235125B2 (ja) | 1991-08-06 | 1991-08-06 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674691A JP3235125B2 (ja) | 1991-08-06 | 1991-08-06 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540607A true JPH0540607A (ja) | 1993-02-19 |
| JP3235125B2 JP3235125B2 (ja) | 2001-12-04 |
Family
ID=16362921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19674691A Expired - Fee Related JP3235125B2 (ja) | 1991-08-06 | 1991-08-06 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235125B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019101896A (ja) * | 2017-12-06 | 2019-06-24 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| JP2022115280A (ja) * | 2021-01-28 | 2022-08-09 | Ｎｅｃプラットフォームズ株式会社 | アナログデジタル変換回路、アナログデジタル変換装置、アナログデジタル変換方法、及びプログラム |
-
1991
- 1991-08-06 JP JP19674691A patent/JP3235125B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019101896A (ja) * | 2017-12-06 | 2019-06-24 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| JP2022115280A (ja) * | 2021-01-28 | 2022-08-09 | Ｎｅｃプラットフォームズ株式会社 | アナログデジタル変換回路、アナログデジタル変換装置、アナログデジタル変換方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3235125B2 (ja) | 2001-12-04 |
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Legal Events
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