JPH0540652A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPH0540652A JPH0540652A JP3193379A JP19337991A JPH0540652A JP H0540652 A JPH0540652 A JP H0540652A JP 3193379 A JP3193379 A JP 3193379A JP 19337991 A JP19337991 A JP 19337991A JP H0540652 A JPH0540652 A JP H0540652A
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- Japan
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- input
- signal
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- generator
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- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【構成】外部クロック入出力端子と、外部テスト端子
と、外部テスト端子に入力される信号で制御されるクロ
ック発生器と、外部テスト端子に入力された信号とクロ
ック発生器が発生したクロックにより制御され内部回路
を初期化するリセット信号発生器とを有する。 【効果】内部回路を動作させるクロック及び内部回路を
初期化するリセット信号を内部で発生することができる
ので、ＢＴ炉の外部からクロック・リセット信号を被試
験ＭＰＵに入力するための高価な設備が不要となり、生
産設備費を削減することができる。
と、外部テスト端子に入力される信号で制御されるクロ
ック発生器と、外部テスト端子に入力された信号とクロ
ック発生器が発生したクロックにより制御され内部回路
を初期化するリセット信号発生器とを有する。 【効果】内部回路を動作させるクロック及び内部回路を
初期化するリセット信号を内部で発生することができる
ので、ＢＴ炉の外部からクロック・リセット信号を被試
験ＭＰＵに入力するための高価な設備が不要となり、生
産設備費を削減することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のテスト
に関し、特にマイクロプロセッサ（以下ＭＰＵという）
の信頼性加速試験に於けるｃｌｏｃｌｅｄ・ＢＴ試験に
関する。
に関し、特にマイクロプロセッサ（以下ＭＰＵという）
の信頼性加速試験に於けるｃｌｏｃｌｅｄ・ＢＴ試験に
関する。
【０００２】
【従来の技術】ＭＰＵの信頼性加速試験におけるＢＴ試
験（Ｂｕｒｎ Ｉｎ Ｔｅｓｔ）とは、被試験ＭＰＵを
高温の環境下に長時間おいてＭＰＵにバイアス電源を供
給し、ＭＰＵの信頼性を評価する試験である。高温の環
境は、長時間高温を保つことのできる特殊な炉（通常、
ＢＴ炉と呼ばれる。）の中に、ＢＴ板と呼ばれるテスト
ボードに装着した被試験ＭＰＵを挿入することで実現さ
れる。
験（Ｂｕｒｎ Ｉｎ Ｔｅｓｔ）とは、被試験ＭＰＵを
高温の環境下に長時間おいてＭＰＵにバイアス電源を供
給し、ＭＰＵの信頼性を評価する試験である。高温の環
境は、長時間高温を保つことのできる特殊な炉（通常、
ＢＴ炉と呼ばれる。）の中に、ＢＴ板と呼ばれるテスト
ボードに装着した被試験ＭＰＵを挿入することで実現さ
れる。
【０００３】しかし、現在のＭＰＵは大規模集積化が可
能になり通常、数百万のトランジスタから構成されＢＴ
試験時にバイアス電源を供給するだけでは、内部で使用
しているダイナミック回路やレシオ回路にゲート入力さ
れる値が不定となり、通常使用するときよりも多くの電
流が流れる可能性がある。その場合、ダイナミック回路
やレシオ回路等を多く使用しているＭＰＵはＢＴ試験時
に大電流が流れることにより、内部配線及びボンディン
グワイヤー等が、大電流が流れることによって生じる発
熱により破壊される可能性がある。
能になり通常、数百万のトランジスタから構成されＢＴ
試験時にバイアス電源を供給するだけでは、内部で使用
しているダイナミック回路やレシオ回路にゲート入力さ
れる値が不定となり、通常使用するときよりも多くの電
流が流れる可能性がある。その場合、ダイナミック回路
やレシオ回路等を多く使用しているＭＰＵはＢＴ試験時
に大電流が流れることにより、内部配線及びボンディン
グワイヤー等が、大電流が流れることによって生じる発
熱により破壊される可能性がある。
【０００４】以上の理由により、最近ではＢＴ試験時に
外部からクロックとリセット信号を入力することによ
り、内部で使用しているダイナミック回路やレシオ回路
にゲート入力される値を確定し、ＢＴ試験時にＭＰＵに
流れる電流を減少させている。外部クロックとリセット
信号の発生方法には幾つかの方法があるが、一般的に使
用されている方法としては、ＢＴ炉の外部から被試験Ｍ
ＯＵにクロックとリセット信号被試験ＭＰＵにを入力す
る方法である。この回路図を図８に示す。
外部からクロックとリセット信号を入力することによ
り、内部で使用しているダイナミック回路やレシオ回路
にゲート入力される値を確定し、ＢＴ試験時にＭＰＵに
流れる電流を減少させている。外部クロックとリセット
信号の発生方法には幾つかの方法があるが、一般的に使
用されている方法としては、ＢＴ炉の外部から被試験Ｍ
ＯＵにクロックとリセット信号被試験ＭＰＵにを入力す
る方法である。この回路図を図８に示す。
【０００５】同様によく使用される方法としては、ＢＴ
板にＭＰＵと共に発信器・カウンタを装着し、発信器が
出力しているクロックをカウンタに入力し、カウンタに
おいてクロックを分周し、その結果を被試験ＭＰＵを実
際に動作させるためのクロックとリセットとして入力す
る。この回路図を図９に示す。
板にＭＰＵと共に発信器・カウンタを装着し、発信器が
出力しているクロックをカウンタに入力し、カウンタに
おいてクロックを分周し、その結果を被試験ＭＰＵを実
際に動作させるためのクロックとリセットとして入力す
る。この回路図を図９に示す。
【０００６】
【発明が解決しようとする課題】ｃｌｏｃｋｅｄ・ＢＴ
時に、ＢＴ炉の外部からクロックとリセット信号を被試
験ＭＰＵに入力するための設備は大変高価なものであ
り、製品開発におけるコスト低減の妨げとなる。また、
ＢＴ板に被試験ＭＰＵと共に装着したクロックを発生さ
せる為の発信器、或いはカウンタが被試験ＭＰＵよりも
先に故障した場合、被試験ＭＰＵに対してクロックの供
給がストップし、被試験ＭＰＵの内部に大電流が発生し
内部回路を破壊する可能性がある。
時に、ＢＴ炉の外部からクロックとリセット信号を被試
験ＭＰＵに入力するための設備は大変高価なものであ
り、製品開発におけるコスト低減の妨げとなる。また、
ＢＴ板に被試験ＭＰＵと共に装着したクロックを発生さ
せる為の発信器、或いはカウンタが被試験ＭＰＵよりも
先に故障した場合、被試験ＭＰＵに対してクロックの供
給がストップし、被試験ＭＰＵの内部に大電流が発生し
内部回路を破壊する可能性がある。
【０００７】本発明の目的は、生産設備費を削減するこ
とができるマイクロプロセッサを提供することにある。
とができるマイクロプロセッサを提供することにある。
【０００８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、外部テスト端子、外部テスト端子にアクティブ
信号が入力されることにより内部回路を動作させるクロ
ックを発生するクロック発生器、クロックを任意の相に
変換するクロックドライバ、及び内部回路を初期化する
ためのリセット信号を発生するリセット信号発生器を有
し、外部テスト端子にアクティブ信号が入力されるとク
ロック発生器が発生しているクロックと、リセット信号
発生器が発生しているリセット信号によて内部回路を動
作させる機能を有する。
ッサは、外部テスト端子、外部テスト端子にアクティブ
信号が入力されることにより内部回路を動作させるクロ
ックを発生するクロック発生器、クロックを任意の相に
変換するクロックドライバ、及び内部回路を初期化する
ためのリセット信号を発生するリセット信号発生器を有
し、外部テスト端子にアクティブ信号が入力されるとク
ロック発生器が発生しているクロックと、リセット信号
発生器が発生しているリセット信号によて内部回路を動
作させる機能を有する。
【０００９】上記回路に加え、クロック発生器が発生し
ているクロックを分周するシフトレジスタ、及びデータ
入出力端子とシフトレジスタを結ぶパスをもうけ、その
シフトレジスタとデータ入出力端子に入力されている値
を利用してＭＰＵ内部で発生するクロックの周波数をプ
ログラミングする機能を有する。
ているクロックを分周するシフトレジスタ、及びデータ
入出力端子とシフトレジスタを結ぶパスをもうけ、その
シフトレジスタとデータ入出力端子に入力されている値
を利用してＭＰＵ内部で発生するクロックの周波数をプ
ログラミングする機能を有する。
【００１０】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。テスト端子１にインアクティブ信号（論理値
“０”）が入力されている時、トランスファーゲートＧ
１はオン状態となり、トランスファーゲートＧ２はオフ
状態となる。この時、クロック発生器２の最終的な出力
Ｏ１は、Ｐ１の出力が複数段のインバータ（Ｉｎ〜Ｉ
１：ｎは奇数とする）を介して出力される。つまり、Ｉ
１の入力として論理値“１”が入力され、奇数段のイン
バータが介されているのでＩｎの出力値は論理値“０”
が入力され、奇数段のインバータが介されているのでＩ
ｎの出力値は論理値“０”となる。従って、クロック発
生器２の出力Ｏ１は論理値“０”となる。
る。テスト端子１にインアクティブ信号（論理値
“０”）が入力されている時、トランスファーゲートＧ
１はオン状態となり、トランスファーゲートＧ２はオフ
状態となる。この時、クロック発生器２の最終的な出力
Ｏ１は、Ｐ１の出力が複数段のインバータ（Ｉｎ〜Ｉ
１：ｎは奇数とする）を介して出力される。つまり、Ｉ
１の入力として論理値“１”が入力され、奇数段のイン
バータが介されているのでＩｎの出力値は論理値“０”
が入力され、奇数段のインバータが介されているのでＩ
ｎの出力値は論理値“０”となる。従って、クロック発
生器２の出力Ｏ１は論理値“０”となる。
【００１１】次に、テスト端子１にアクティブ信号（論
理値“１”）が入力されると、トランスファーゲートＧ
１はオフ状態となり、トランスファーゲートＧ２はオン
状態となる。この時、Ｉ１の入力としてはＩｎが出力し
た値となり論理値“０”が入力される。すると、奇数段
のインバータを介したＩｎの出力は論理値“１”となり
その値がＩ１に入力され、Ｏ１の値は論理値“１”とな
る。
理値“１”）が入力されると、トランスファーゲートＧ
１はオフ状態となり、トランスファーゲートＧ２はオン
状態となる。この時、Ｉ１の入力としてはＩｎが出力し
た値となり論理値“０”が入力される。すると、奇数段
のインバータを介したＩｎの出力は論理値“１”となり
その値がＩ１に入力され、Ｏ１の値は論理値“１”とな
る。
【００１２】次に、Ｉ１の入力が論理値“０”から論理
値“１”に変化したので、それに伴いＩｎ、Ｏ１の出力
が論理値“０”となる。以上の動作を繰り返すことによ
りＯ１の出力は０→１→０→１→０→１→０→１…と発
振することになる。
値“１”に変化したので、それに伴いＩｎ、Ｏ１の出力
が論理値“０”となる。以上の動作を繰り返すことによ
りＯ１の出力は０→１→０→１→０→１→０→１…と発
振することになる。
【００１３】このＯ１の値に注目すると、テスト端子１
にアクティブ信号が入力されている間はクロック発生器
２においてクロックが発生されているとみなすことがで
きる。ここで、Ｉｎの出力値を被試験ＭＰＵの内部回路
を動作させるクロックとして内部クロックドライバ４に
入力する。（テスト端子１に論理値“０”が入力されて
いるときは、被試験ＭＰＵ外部からクロック端子を介し
てクロックが入力されている。）この回路においてイン
バータを複数段（奇数段）とした理由は、Ｉ１に入力さ
れるＩｎの出力値を遅延させることによって回路動作を
安定化させ、最終的に出力されるクロックの波形のハイ
幅・ロウ幅をある程度確保するためである。
にアクティブ信号が入力されている間はクロック発生器
２においてクロックが発生されているとみなすことがで
きる。ここで、Ｉｎの出力値を被試験ＭＰＵの内部回路
を動作させるクロックとして内部クロックドライバ４に
入力する。（テスト端子１に論理値“０”が入力されて
いるときは、被試験ＭＰＵ外部からクロック端子を介し
てクロックが入力されている。）この回路においてイン
バータを複数段（奇数段）とした理由は、Ｉ１に入力さ
れるＩｎの出力値を遅延させることによって回路動作を
安定化させ、最終的に出力されるクロックの波形のハイ
幅・ロウ幅をある程度確保するためである。
【００１４】次にリセット信号発生器３について説明す
る。このリセット信号発生器３はｋ進ｕｐカウンタ（ｋ
＝２ｍ：ｍは自然数、図２に回路図を示す。）であり、
カウンタリセット入力としてテスト端子１の入力値が遅
延素子を介して入力され、カウンタリセットにアクティ
ブ信号（テスト端子１に論理値“０”が入力されている
とき）が入力されると初期状態となり出力値（Ｄｍ，Ｄ
ｍ−１，…，Ｄ１，Ｄ０）の値は（０，０，…，０，
０）である。
る。このリセット信号発生器３はｋ進ｕｐカウンタ（ｋ
＝２ｍ：ｍは自然数、図２に回路図を示す。）であり、
カウンタリセット入力としてテスト端子１の入力値が遅
延素子を介して入力され、カウンタリセットにアクティ
ブ信号（テスト端子１に論理値“０”が入力されている
とき）が入力されると初期状態となり出力値（Ｄｍ，Ｄ
ｍ−１，…，Ｄ１，Ｄ０）の値は（０，０，…，０，
０）である。
【００１５】次に、カウンタリセットにアクティブ信号
（テスト端子１に論理値“１”が入力されているとき）
が入力されるとクロックが入力される度に出力の値が１
ずつアップされ、（１，１，…，１，１）の状態でクロ
ックが入力されると（０，０，…，０，０）の状態に戻
り、クロックが入力されている間は以上のｍ個の状態の
遷移しつずけている。
（テスト端子１に論理値“１”が入力されているとき）
が入力されるとクロックが入力される度に出力の値が１
ずつアップされ、（１，１，…，１，１）の状態でクロ
ックが入力されると（０，０，…，０，０）の状態に戻
り、クロックが入力されている間は以上のｍ個の状態の
遷移しつずけている。
【００１６】このリセット信号発生器３の出力のうち、
Ｄｍの出力に注目すると入力クロックの２m 倍の幅に分
周された信号とみなすことができ、Ｄｍの出力値を被試
験ＭＰＵの内部回路をリセットさせる信号として使用す
る。（リセット信号がアクティブハイならば外部リセッ
ト端子に入力される値と論理和をとり、アクティブロウ
ならば外部リセット端子に入力される値と論理積をと
る。以上の論理和、あるいは論理積の値を最終的なリセ
ット信号として内部回路をリセットする。本実施例では
リセット信号はアクティブロウであるとする。）また、
リセット信号発生器３の各ビットの出力値を利用して任
意の組み合わせ回路を用意することにより、リセット信
号の信号幅や、発生タイミングを自由に変えることがで
きる。第１の実施例におけるタイミングチャートを図３
に示す。
Ｄｍの出力に注目すると入力クロックの２m 倍の幅に分
周された信号とみなすことができ、Ｄｍの出力値を被試
験ＭＰＵの内部回路をリセットさせる信号として使用す
る。（リセット信号がアクティブハイならば外部リセッ
ト端子に入力される値と論理和をとり、アクティブロウ
ならば外部リセット端子に入力される値と論理積をと
る。以上の論理和、あるいは論理積の値を最終的なリセ
ット信号として内部回路をリセットする。本実施例では
リセット信号はアクティブロウであるとする。）また、
リセット信号発生器３の各ビットの出力値を利用して任
意の組み合わせ回路を用意することにより、リセット信
号の信号幅や、発生タイミングを自由に変えることがで
きる。第１の実施例におけるタイミングチャートを図３
に示す。
【００１７】本発明の第２の実施例を図４を用いて説明
する。図４の回路図は図１における回路図において、シ
フトレジスタ５（カウンタ回路と同様な回路構成をして
いる。図５に回路図を示す。）、及びデータバス端子と
シフトレジスタ５とを結ぶパスが加えられたものであ
る。
する。図４の回路図は図１における回路図において、シ
フトレジスタ５（カウンタ回路と同様な回路構成をして
いる。図５に回路図を示す。）、及びデータバス端子と
シフトレジスタ５とを結ぶパスが加えられたものであ
る。
【００１８】まず、シフトレジスタ５（説明を簡易化す
るためにシフトレジスタ５は８ビットで構成されている
とする）にデータバス端子から（０１０１０１０１）の
値がロードされるとする。（以上のデータ転送はデータ
バス端子にＢＴ板のトグルスイッチからの配線によって
実現する。）テスト端子１にアクティブ信号（論理値
“１”）が入力されると、クロック発生器２が出力して
いるクロックが入力される度に、シフトレジスタ５の値
を（右もしくは左へ）ローテートしていく（本実施例で
は左にローテートする）。この時、シフトレジスタ５の
任意の１ビット（本実施例では最左端ビット）の出力値
を注目すると、…１→０→１→０→１→０→１…の様に
出力値が遷移していく。この値を内部クロックドライバ
４に入力することにより被試験ＭＰＵの内部回路を動作
させる。リセット信号の発生方法は第１の実施例１で示
したのと同様である。
るためにシフトレジスタ５は８ビットで構成されている
とする）にデータバス端子から（０１０１０１０１）の
値がロードされるとする。（以上のデータ転送はデータ
バス端子にＢＴ板のトグルスイッチからの配線によって
実現する。）テスト端子１にアクティブ信号（論理値
“１”）が入力されると、クロック発生器２が出力して
いるクロックが入力される度に、シフトレジスタ５の値
を（右もしくは左へ）ローテートしていく（本実施例で
は左にローテートする）。この時、シフトレジスタ５の
任意の１ビット（本実施例では最左端ビット）の出力値
を注目すると、…１→０→１→０→１→０→１…の様に
出力値が遷移していく。この値を内部クロックドライバ
４に入力することにより被試験ＭＰＵの内部回路を動作
させる。リセット信号の発生方法は第１の実施例１で示
したのと同様である。
【００１９】本実施例の利点としては、シフトレジスタ
５にロードしている値によってある程度、動作周波数を
操作できる。例えば、（０１０１…０１０１）という値
がロードされている場合と、（００１１…００１１）と
いう値がロードされている場合を比較してみると、後者
の方が動作周波数が１／２となる。従って、シフトレジ
スタ５にロードされている値をいろいろと変化させるこ
とにより、ｃｌｏｃｋｅｄ・ＢＴ試験時において、動作
周波数と、内部回路の耐電流の関係を推測することがで
きる。本実施例におけるタイミングチャートを図６に示
す。
５にロードしている値によってある程度、動作周波数を
操作できる。例えば、（０１０１…０１０１）という値
がロードされている場合と、（００１１…００１１）と
いう値がロードされている場合を比較してみると、後者
の方が動作周波数が１／２となる。従って、シフトレジ
スタ５にロードされている値をいろいろと変化させるこ
とにより、ｃｌｏｃｋｅｄ・ＢＴ試験時において、動作
周波数と、内部回路の耐電流の関係を推測することがで
きる。本実施例におけるタイミングチャートを図６に示
す。
【００２０】
【発明の効果】本発明の第１の実施例で示した通り、被
試験ＭＰＵが外部テスト端子にアクティブ信号が入力さ
れることにより、内部回路を動作させるクロック及び内
部回路を初期化するリセット信号を内部で発生すること
ができるので、ＢＴ炉の外部からクロック・リセット信
号を被試験ＭＰＵに入力するための高価な設備が不要と
なり、生産設備費を削減することができる。
試験ＭＰＵが外部テスト端子にアクティブ信号が入力さ
れることにより、内部回路を動作させるクロック及び内
部回路を初期化するリセット信号を内部で発生すること
ができるので、ＢＴ炉の外部からクロック・リセット信
号を被試験ＭＰＵに入力するための高価な設備が不要と
なり、生産設備費を削減することができる。
【００２１】また、発振器とカウンタを被試験ＭＰＵと
共にＢＴ炉内に挿入して試験する方法で問題となる発振
器・カウンタ等が被試験ＭＰＵよりも先に故障した場
合、被試験ＭＰＵに供給されるべきクロック・リセット
信号が供給されなくなり、被試験ＭＰＵが大電流を発生
することによる内部回路の破壊が生じるという可能性が
皆無となり、ＭＰＵの生産歩留まりを向上させることが
できる。
共にＢＴ炉内に挿入して試験する方法で問題となる発振
器・カウンタ等が被試験ＭＰＵよりも先に故障した場
合、被試験ＭＰＵに供給されるべきクロック・リセット
信号が供給されなくなり、被試験ＭＰＵが大電流を発生
することによる内部回路の破壊が生じるという可能性が
皆無となり、ＭＰＵの生産歩留まりを向上させることが
できる。
【００２２】更に、本発明の第２の実施例で示したよう
に、クロック発生器が発生しているクロックを分周する
シフトレジスタ、及びデータ入出力端子とシフトレジス
タを結ぶパスをもうけ、そのシフトレジスタとデータ入
出力端子に入力されている値を利用して被試験ＭＰＵ内
部で発生するクロックの周波数をプログラミングする機
能を有することにより、被試験ＭＰＵが本来有している
いろいろな性質（論理閾値、チャネル長等）、及びｃｌ
ｏｃｋｅｄ・ＢＴ試験の条件（電源電圧、外部温度等）
に対応して、被試験ＭＰＵが最も安定した電流値で動作
する周波数で動作させることができるので、第１の実施
例で示したＭＰＵよりもさらに生産歩留まりを向上させ
ることができる。
に、クロック発生器が発生しているクロックを分周する
シフトレジスタ、及びデータ入出力端子とシフトレジス
タを結ぶパスをもうけ、そのシフトレジスタとデータ入
出力端子に入力されている値を利用して被試験ＭＰＵ内
部で発生するクロックの周波数をプログラミングする機
能を有することにより、被試験ＭＰＵが本来有している
いろいろな性質（論理閾値、チャネル長等）、及びｃｌ
ｏｃｋｅｄ・ＢＴ試験の条件（電源電圧、外部温度等）
に対応して、被試験ＭＰＵが最も安定した電流値で動作
する周波数で動作させることができるので、第１の実施
例で示したＭＰＵよりもさらに生産歩留まりを向上させ
ることができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１におけるリセット信号発生器の回路図であ
る。
る。
【図３】図１における動作波形図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】図４におけるシフトレジスタの内部回路図であ
る。
る。
【図６】図４における各ビットごとの回路図である。
【図７】図４における動作波形図である。
【図８】従来例を示す回路図である。
【図９】他の従来例を示す回路図である。
１ テスト端子 ２ クロック発生器 ３ リセット信号発生品 ４ 内部クロックドライバー
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 7/00 11/22 ３３０ Ｂ 9072−5Ｂ 15/78 ５１０ Ｋ 7530−5Ｌ
Claims (2)
- 【請求項１】 外部クロック入力端子と、外部テスト端
子と、前記外部テスト端子に入力される信号で制御され
るクロック発生器と、前記外部テスト端子に入力された
信号とクロック発生器が発生したクロックにより制御さ
れ内部回路を初期化するリセット信号発生器とを有する
ことを特徴とするマイクロプロセッサ。 - 【請求項２】 クロック発生器が発生しているクロック
を分周するシフトレジスタと、データ入出力端子から前
記シフトレジスタへ任意のデータをロードする為のパス
を設けたことを特徴とする請求項１記載のマイクロプロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193379A JPH0540652A (ja) | 1991-08-02 | 1991-08-02 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193379A JPH0540652A (ja) | 1991-08-02 | 1991-08-02 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540652A true JPH0540652A (ja) | 1993-02-19 |
Family
ID=16306945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193379A Pending JPH0540652A (ja) | 1991-08-02 | 1991-08-02 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540652A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373047A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Generation circuit for timing signal |
| JPS63250762A (ja) * | 1987-04-07 | 1988-10-18 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
-
1991
- 1991-08-02 JP JP3193379A patent/JPH0540652A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373047A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Generation circuit for timing signal |
| JPS63250762A (ja) * | 1987-04-07 | 1988-10-18 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |