JPH0540703A

JPH0540703A - マイクロプロセツサ

Info

Publication number: JPH0540703A
Application number: JP3272343A
Authority: JP
Inventors: Koji Kawamoto; 浩司川本; Kazuyuki Ishikawa; 和幸石川; Tomoaki Fujiyama; 等章藤山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-16
Filing date: 1991-10-21
Publication date: 1993-02-19

Abstract

(57)【要約】【目的】命令ROM 中の命令ワードをビットの並びとし
てセルフテストすることを可能とし、テスト用のデータ
を外部から与える必要無しに内蔵命令ROM のテストが行
えるマイクロプロセッサの提供を目的とする。【構成】データ圧縮器19と、あるいは更にデータ圧縮
器19の出力の期待値を記憶するレジスタ18と、その期待
値とデータ圧縮器19の出力とを比較して結果を出力する
比較回路38とを備え、データ圧縮器19が使用可能な場合
に、命令ROM11中の１又は複数の命令ワードの内容をデ
ータ圧縮器19に入力して圧縮させる命令が命令ROM11 に
格納されており、更に前述の命令を用いて命令ROM11 中
の命令ワードの内容をデータ圧縮器19に入力して圧縮さ
せる一連の処理、あるいはその期待値との比較結果を出
力させる一連の処理を実行する回路37(41)を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は命令ROM を内蔵したマイ
クロプロセッサに関し、更に詳述すれば、命令ROM 中に
記憶されている命令ワードをビットの並びとしてセルフ
テストして自己診断を行い、更に通常は一般的な命令ワ
ードを特定のモード下においてセルフテストに使用する
ことにより、命令ROM の容量を有効利用し得ることを可
能としたマイクロプロセッサに関する。

【０００２】

【従来の技術】従来のセルフテスト機能を有するマイク
ロプロセッサとして、本願出願人は先に、特開平2-1769
43号公報に開示されているマイクロプロセッサの発明に
おいて、命令ROM 以外のたとえばレジスタ， RAM等の記
憶手段及び演算器等のセルフテスト機能を有するマイク
ロプロセッサを提案している。

【０００３】以下、従来例としての上述の特開平2-1769
43号公報に開示されている発明であるマイクロプロセッ
サについて、その構成例を示す図５のブロック図を参照
して説明する。

【０００４】図５において、参照符号１はアドレス演算
部(AAU) であり、詳細は後述するが入力端は後述するＰ
バス23に、出力端は内蔵データRAM2にそれぞれ接続され
ている。内蔵データRAM2はビット長24, ワード長512(24
ビット×５12ワード) の記憶容量を有する２ポートデー
タRAM であり、データ読出しのためのポートを２系統備
えている他、上述のアドレス演算部(AAU)1及び後述する
Ｄバス24と接続されている。

【０００５】参照符号３は第１の演算部入力レジスタ(R
0), ４は第２の演算部入力レジスタ(R1)であり、内蔵デ
ータRAM2の各データ読出しポートがそれぞれの入力端に
接続されている他、それらの入出力端はＤバス24とも接
続されており、更にそれらの出力端は乗算器(FMPL)5及
び演算器(FALU)7 の入力端とも接続されている。乗算器
(FMPL)5 は詳細は後述するが、第１の演算部入力レジス
タ(R0)３及び第２の演算部入力レジスタ(R1)４からの出
力信号を入力して乗算し、乗算器出力レジスタ(MR)６へ
出力する。

【０００６】乗算器出力レジスタ(MR)6 は乗算器(FMPL)
5 の乗算結果を保持し、演算器(FALU)7 へ出力する。演
算器(FALU)7 は詳細は後述するが、アキュムレータ(AC
C)8, 第１の演算部入力レジスタ(R0)３, 第２の演算部
入力レジスタ(R1)４及び乗算器出力レジスタ(MR)６から
の出力信号が入力される。アキュムレータ(ACC)8は主と
して演算器(FALU)７による演算結果を保持する他、Ｄバ
ス24とも接続されている。

【０００７】参照符号９は８レベルのスタックであり、
プログラムカウンタ(PC)10の値 (プログラムカウンタ
値) を必要に応じて保持する。プログラムカウンタ(PC)
10は、次にフェッチすべき命令の命令メモリ、具体的に
は後述する内蔵命令ROM 11及び内蔵共有RAM(CRAM)12 に
おけるアドレスを順次計数する。このプログラムカウン
タ(PC)10からの出力信号は内蔵命令ROM 11及び内蔵共有
RAM(CRAM)12 に与えられている。

【０００８】内蔵命令ROM 11は32ビット×4kワードの容
量であり、プログラムカウンタ(PC)10から与えられるプ
ログラムカウンタ値に対応するアドレスに記憶している
命令ワードを出力する。

【０００９】内蔵共有RAM(CRAM)12 は命令とデータとに
共通なメモリであり、32ビット×64ワードの容量を有し
ている。この内蔵共有RAM(CRAM)12 に格納されている値
はデータワードとしても命令ワードとしても使用するこ
とが可能である。

【００１０】内蔵共有RAM(CRAM)12 に格納されている値
が命令ワードとして使用される場合は、プログラムカウ
ンタ(PC)10から与えられるプログラムカウンタ値に対応
するアドレスに記憶されている命令ワードが出力される
か、または命令レジスタ(IR)13の値がそのアドレスに記
憶される。

【００１１】一方、内蔵共有RAM(CRAM)12 に格納されて
いる値がデータワードとして使用される場合は、アドレ
ス演算部(AAU)1またはアドレス入出力端子34から与えら
れるアドレス値に対応するアドレスに記憶されているデ
ータワードの上位16ビットまたは下位16ビットがＩバス
35を通じてデータレジスタ(DR)18またはデータ入出力端
子30へ出力されるか、またはデータレジスタ(DR)18また
はデータ入出力端子30からＩバス35を通じてデータワー
ドがそのアドレスの上位16ビットまたは下位16ビットに
記憶される。

【００１２】この際、上位16ビットかまたは下位16ビッ
トかの区別は後述するUWI(Upper Word of Instruction)
信号出力端子36からの出力信号の論理レベルで区別可能
である他、フラグレジスタ(FR)32の特定ビットに反映さ
れるため、後述する命令セット中のシーケンス命令によ
りプログラムで判定可能である。なお、この UWI信号出
力端子36から出力される UWI信号は、図示されていない
が、内蔵共有RAM(CRAM)12 の制御部で発生される。ま
た、 UWI信号出力端子36及びフラグレジスタ(FR)32の特
定ビットの論理値は内蔵共有RAM(CRAM)12 に対する１回
のアクセスの都度反転する。

【００１３】命令レジスタ(IR)13は、内蔵命令ROM 11又
は内蔵共有RAM(CRAM)12 から読出された次に実行される
べき命令ワードを保持する。命令レジスタ(IR)13からの
出力信号は命令デコーダ14及びＰバス23及び内蔵共有RA
M(CRAM)12 へ与えられている。命令デコーダ14は、命令
レジスタ(IR)13が保持している命令ワードをデコード
し、そのデコード結果に基づいてこのマイクロプロセッ
サ各部の動作を制御する。

【００１４】参照符号15はこのマイクロプロセッサ内部
の動作モードを設定するコントロールレジスタであり、
外部からリセット信号が与えられるた場合にリセット処
理により初期化される。このコントロールレジスタ15は
Ｐバス23から即値が入力される他、Ｄバス24を介してデ
ータの入出力が可能である。参照符号16はダイレクトメ
モリアクセスコントローラ(DMA), 17はシリアル I/Oイ
ンタフェイス(SI/O),18はデータレジスタ(DR)である。
また、参照符号19はシグネチャレジスタであり、疑似乱
数発生及びデータ圧縮を行う。

【００１５】参照符号20は割込みコントローラ, 21はク
ロック／リセット信号発生回路(CLK／RST), 22は外部ク
ロックを分周するクロックプリスケーラ(CPR) である。
参照符号23は命令によりレジスタに即値を入力するＰバ
ス、参照符号24は各レジスタ (参照符号3, 4, 8, 15, 1
6, 17, 18, 19, 32)等の間、あるいは内蔵データRAM2及
びプログラムカウンタ(PC)10間でデータの送受を行うＤ
バス, 25はダイレクトメモリアクセス時にダイレクトメ
モリアクセスコントローラ(DMA)16 により制御されてシ
リアルI/O インタフェイス17と、出力端子30を介して図
示しない外部データメモリとの間でのデータ送受を行う
Ｓバスである。

【００１６】参照符号26は第１割込み信号(INT1)入力端
子,27は第２割込み信号(INT2)入力端子, 28はテストモ
ード設定信号(TEST)入力端子, 29は後述する IIA(Inter
nalInstruction ROM/RAM Access) モード設定信号(IIA)
入力端子、34はマスク不可割込み信号(NMI) 入力端子
である。参照符号30は24ビット長のデータ入出力端子で
あり、前述のデータレジスタ(DR)18, シグネチャレジス
タ19, Ｄバス24, Ｓバス25及び後述するＩバス35と外部
データメモリ (図示せず) との間でのデータ転送に使用
される。

【００１７】参照符号31はリセット信号(NRESET)入力端
子であり、このマイクロプロセッサ全体をリセットする
ためのリセット信号(NRESET)の入力に使用される。参照
符号32はフラグレジスタ(FR)であり、演算器(FALU)7 の
演算結果, 各入力端子の論理レベルあるいはこのマイク
ロプロセッサの内部動作モードを示す。このフラグレジ
スタ(FR)32は、上述のリセット信号(NRESET)が入力され
た際のリセット処理により初期化される。

【００１８】参照符号33はクロック信号(CLK) 入力端子
であり、本従来例のマイクロプロセッサはこのクロック
信号入力端子33から入力されるクロック信号(CLK) に同
期して動作する。参照符号34は16ビット長のアドレス入
出力端子であり、図示しない外部データメモリに与えら
れるべきアドレスを出力し、また後述する IIAモードに
おいて内蔵命令ROM 11及び内蔵共有RAM(CRAM)12 のアド
レスを外部から入力して指定する。

【００１９】参照符号35は内蔵命令ROM 11または内蔵共
有RAM(CRAM)12 と、データレジスタ(DR)18またはデータ
入出力端子30間でデータを転送する際に使用されるＩバ
スであり、16ビットのビット長を有する。参照符号36は
Ｉバス35により転送されるデータが内蔵命令ROM 11また
は内蔵共有RAM(CRAM)12 の上位16ビットに対するもの
か、あるいは下位16ビットに対するものかを示すUWI(Up
per Word of Instruction)信号出力端子である。

【００２０】次に、上述の図５に示されている従来のマ
イクロプロセッサの動作について説明する。

【００２１】この従来例のマイクロプロセッサは、命令
ワードのビット長が32ビット、データワードのビット長
が24ビットであり、大きくはアドレス演算部, 演算部,
メモリ部, クロック生成部の各機能ブロックにて構成さ
れている。以下、この従来例のマイクロプロセッサにつ
いてまず各機能ブロックの構成及び動作について順次説
明する。

【００２２】アドレス演算部は図５のアドレス演算部(A
AU)1そのものである。このアドレス演算部(AAU)1には所
定の命令により予めアドレスモードが設定されており
（以下、レジデュアル制御と称す）、この設定されたモ
ードに従って内蔵データRAM2,内蔵共有RAM(CRAM)12 あ
るいは図示されていない外部データRAM 等に対するアド
レスを生成する。

【００２３】以下、このアドレス演算部(AAU)1によるア
ドレス生成の動作にについて説明する。レジデュアル制
御に関するレジスタとして、アドレス演算部(AAU)1内に
は内蔵データRAM2に対するアドレス及び内蔵共有RAM(CR
AM)12 あるいは図示されていない外部データRAM に対す
るアドレスの下位９ビットを与えるアドレスレジスタ(A
R0, AR1, AR2),内蔵共有RAM(CRAM)12 あるいは図示され
ていない外部データRAMに対するアドレスの上位７ビッ
トを与えるページレジスタ(PGR),アドレスを生成するた
めの基値を与えるベース値アドレスレジスタ(BA0, BA1,
BA2),アドレスを生成する際の加算値を与えるインクリ
メント値レジスタ(I0, I1, I2), モジュロ値あるいはビ
ットリバース幅を与えるモジュロ値−ビットリバース幅
レジスタ(ML0, ML1, ML2),ループ命令時にベースアドレ
ス値を修飾するためのデルタベース値アドレスレジスタ
(DBA0), ループ命令時にインクリメント値を修飾するた
めのデルタインクリメント値レジスタ(DI0) 等が含まれ
ている。これらの各レジスタは基本的には次に述べるモ
ード命令で値が設定されるが、オペレーション命令によ
る変更も可能なレジスタもある。

【００２４】アドレス演算部(AAU)1はアドレスレジスタ
としてAR0, AR1, AR2 の三つのレジスタを有しており、
それぞれのレジスタは個別のアドレス演算回路により制
御される。そして、内蔵データRAM2の一方のポート０に
対するアドレス及び内蔵共有RAM(CRAM)12 あるいは図示
されていない外部データRAM に対するアドレスの下位９
ビットをアドレスレジスタAR0 またはAR1 により、内蔵
データRAM2の他方のポート１に対するアドレスの指定は
アドレスレジスタAR2 によりそれぞれ行われる。

【００２５】レジスタAR0 に関しては、先に述べたレジ
デュアル制御に関するレジスタの内容に従って、インク
リメント, モジュロ, ビットリバース及びリピートの４
モードによるアドレッシングが可能であり、更にベース
アドレス値, インクリメント値, モジュロ値及びビット
リバース幅をそれぞれ独立に設定することが可能であ
る。

【００２６】また、レジスタAR1, AR2ではインクリメン
ト, モジュロの２モードによるアドレッシングが可能で
あり、且つレジスタAR0と同様にベースアドレス値, イ
ンクリメント値, モジュロ幅が独立に設定できる。更
に、内蔵データRAM2のポート１については命令ワードに
含まれる即値をアドレスとして用いたダイレクトアドレ
ッシングも可能である。

【００２７】次に、演算部の構成について説明する。演
算部は、図５に示されている第１の演算部入力レジスタ
(R0)３及び第２の演算部入力レジスタ(R1)４, 乗算器(F
MPL)５, 乗算器出力レジスタ(MR)６, 演算器(FALU)７及
びアキュムレータ(ACC)8にて構成される。

【００２８】演算部は、演算データの形式としては、仮
数部16ビット，指数部８ビットの24ビット浮動小数点デ
ータと、24ビット固定小数点データと、24ビット論理デ
ータとの３種類のデータに対して31種類の演算を行う。

【００２９】乗算器(FMPL)5 は第１の演算部入力レジス
タ(R0)３及び第２の演算部入力レジスタ(R1)４へ入力さ
れた値により、命令に関係なく毎マシンサイクルごとに
浮動小数点乗算結果を乗算器出力レジスタ(MR)6 へ出力
している。但し、後述するオペレーション命令の aluフ
ィールドが固定小数点データに対する演算を指定してい
る場合には、第１の演算部入力レジスタ(R0)３及び第２
の演算部入力レジスタ(R1)４の上位または下位の16ビッ
トの乗算結果 (32ビット) の上位又は下位の２４ビット
を乗算器出力レジスタ（ＭＲ）６へ出力する。

【００３０】演算器(FALU)7 では、入力レジスタとし
て、２入力の内の一方の入力であるｘ入力には第１の演
算部入力レジスタ(R0)３またはアキュムレータ(ACC)8
が、他方の入力であるｙ入力には第２の演算部入力レジ
スタ(R1)４または乗算器出力レジスタ(MR)6 がそれぞれ
用意されており、オペレーション命令の内容に従って１
マシンサイクルで演算を実行し、演算結果をアキュムレ
ータ(ACC)8へ出力する。

【００３１】次にメモリ部の概要について述べる。メモ
リ部は、図５に示されている２ポート内蔵データRAM 2,
内蔵命令ROM 11, 内蔵共有RAM(CRAM)12 にて構成され
ている。

【００３２】命令メモリ空間としては、4kワードの領域
が割当てられており、内蔵命令ROM11が組込まれてい
る。データメモリ空間としては、マイクロプロセッサ内
部に512ワードの領域が割当てられており、内蔵データR
AM2が組込まれている。内蔵データRAM2はポート０及び
ポート１を用いた２データ読出し及びいずれかのポート
のみを用いた１データ書込みを１マシンサイクル中に実
行可能である。また、マイクロプロセッサ外部に拡張デ
ータRAM 空間として60ｋワードの領域が割当てられてい
る。更に、命令メモリとデータメモリとの共有メモリ空
間として4kワードが割当てられており、マイクロプロセ
ッサ内部に64ワードの内蔵共有RAM(CRAM)12 が組込まれ
ている。

【００３３】次に、クロック生成部について説明する。
クロック生成部は、図５に示されているクロック／リセ
ット信号発生回路(CLK/RST)21 及びクロックプリスケー
ラ(CPR)22 にて構成されている。このクロック生成部
は、図示しないクロックプリスケール値レジスタに所定
の命令により設定されたクロックプリスケール値に従っ
て外部クロックをクロックプリスケーラ22で分周し、非
重複４相クロックを生成してマイクロプロセッサ各部へ
供給している。

【００３４】クロック／リセット信号発生回路(CLK/RS
T)21 は、リセット信号(NRESET)入力端子31から入力さ
れるリセット信号(NRESET)がアクティブに転じた際に通
常はプログラムカウンタ(PC)10を所定の固定アドレスに
リセットする。しかし、リセット信号(NRESET)が非アク
ティブに転じた際に、第１割込み信号入力端子26，第２
割込み信号入力端子27へそれぞれ入力されている第１割
込み信号(INT1)及び第２割込み信号(INT2)がアクティブ
であればデータレジスタ(DR)18の内容をＤバス24を介し
てプログラムカウンタ(PC)10へ転送する。この機能を用
いることにより、予めデータレジスタ(DR)18に外部から
任意のデータを書込んでおけば、任意のアドレスからプ
ログラムをスタートさせるリセット処理が可能である。

【００３５】次に、上述の如く構成されたマイクロプロ
セッサにおける命令フォーマットについて述べる。命令
ワード長は32ビットであり、命令の種類としては大きく
はシーケンス命令グループ, モード命令グループ, オペ
レーション命令グループ及びロード命令グループの４種
類に分類される。

【００３６】シーケンス命令グループでは主に分岐に関
する命令が８種類, モード命令グループでは各レジスタ
へのデータ設定を行う命令が７種類, オペレーション命
令グループでは演算に関する命令が７種類, ロード命令
グループでは即値をレジスタへ設定する命令が２種類あ
る。ロード命令グループ以外では、上位５ビット (第27
ビット〜第31ビット) のデコード結果でグループ中の各
命令を判別し、残りの27ビットを以下に示す各フィール
ドに割付けている。

【００３７】まずシーケンス命令グループでは、図６〜
図１３に示すようにフィールドが割付けられている。

【００３８】図６はシーケンス命令のビット配列を示し
ている。第27ビット〜第29ビットは、図７に示す如く、
シーケンス時の種類を指定するフィールドである。第23
ビット〜第26ビットは、図１０, 図１１, 図１２及び図
１３に示す如く、ループ時におけるループカウンタの初
期値の変更あるいはアドレッシングの修飾の変更を指定
するフィールドである。第19ビット〜第23ビットは、図
９に示す如く、条件ジャンプのブランチ条件を設定する
フィールドである。第０ビット〜第15ビットは飛先アド
レスを指定するフィールドであり、その内の第４, 第
５，第６ビットは、図８に示す如く、レジスタが保持し
ている内容を飛先アドレスとする間接ジャンプのレジス
タを指定するフィールドでもある。

【００３９】モード命令グループでは、図１４〜図１８
に示すようにフィールドが割付けられている。

【００４０】図１４はモード命令のビット配列を示して
いる。第27ビット〜第29ビットは、図１５に示す如く、
モード命令の種類を指定するフィールドである。この
内、図１５にニーモニックにて示されている WINCR命令
は、内蔵命令ROM 11中のこの命令ワードが位置する次の
アドレスからの命令ワードを図１５にニーモニックにて
示してある ENDWC命令以外は実行せずに、命令レジスタ
(IR)13を通過させてそのまま内蔵共有RAM(CRAM)12 に順
に書込む命令であり、書込み先の先頭アドレスは図１４
のニーモニックwaにて指定されているアドレスと16進数
のF000との和で指定される。またこの命令による処理
は、図１５にニーモニックにて示されている ENDWC命
令、即ち WINCR命令の実行を停止させる命令が実行され
るまでは内蔵命令ROM 11及び内蔵共有RAM(CRAM)12 のア
ドレスを共に”１”ずつインクリメントしつつ継続され
る。

【００４１】第26ビットは、図１６に示す如く、レジデ
ュアル制御による内蔵データRAM2のポート０に対するア
ドレス指定にレジスタAR0 を用いるかまたはレジスタAR
1 を用いるかを示すフィールドである。

【００４２】第25ビットは、図１７に示す如く、図示し
ない外部データRAM または内蔵共有RAM(CRAM)12 のアド
レス指定の下位９ビットにレジスタAR0 を用いるかまた
はレジスタAR1 を用いるかを示すフィールドである。な
お、アドレス指定の上位７ビットはアドレス演算部(AA
U)1中の図示されていないページレジスタ(PGR) により
指定される。

【００４３】図１８に示す如く、第０ビット〜第３ビッ
トはいずれのレジスタに対して値を設定するかを選択す
るフィールドであり、設定される即値は図１４に示され
ている第４ビット〜第22ビットで指定される。この内、
コントロールレジスタ15中のCRレジスタの第２及び第３
ビットは後述するオペレーション命令のバス転送のソー
スレジスタとしてアキュムレータ(ACC)8を指定した場合
にオペレーション命令の acoフィールドで指定されたAC
C0, ACC1, ACC2, ACC3レジスタに対して実際にソースレ
ジスタとして用いられるレジスタの選択方法を指定する
ビットである。リセット処理後は、b3−b2＝”00”であ
り、 acoフィールドにより指定されるレジスタが用いら
れるが、b3−b2＝”01”である場合は acoフィールドに
よる指定＋１のレジスタが選択される。この場合具体的
には、ACC0レジスタが指定されるとACC1レジスタがバス
転送のソースレジスタとして用いられ、ACC1レジスタの
指定でACC2レジスタが、ACC2レジスタの指定でACC3レジ
スタが、ACC3レジスタの指定でACC0レジスタがそれぞれ
用いられる。

【００４４】オペレーション命令グループでは、図１９
〜図３１に示す様にフィールドが割付けられている。

【００４５】図１９はオペレーション命令のビット配列
を示している。第27ビット〜第29ビットは図２０に示す
如く、オペレーション命令の種類を指定するフィールド
である。

【００４６】第26ビットはダイレクトアドレッシングを
行うか否かを示すフィールドであり、ダイレクトアドレ
ッシングが行われる場合は図２１に示す如く、Ｄバス24
を介して行われるデータ転送のソースレジスタとデステ
ィネーションレジスタとが第５ビット〜第７ビットで指
定され、内蔵データRAM2のポート１に対して図１９のニ
ーモニックdadispで指定される５ビットが即値アドレス
として指定される。

【００４７】第23, 第24, 第25ビットはそれぞれレジス
タAR0, AR1, AR2 をレジデュアル制御により更新するか
否かを示すフィールドである。第22ビットはデータレジ
スタ(DR)18の内容を図示しない外部データRAM または内
蔵共有RAM(CRAM)12 へ書込むか否かを、第21ビットは図
示しない外部データRAM または内蔵共有RAM(CRAM)12 か
らデータレジスタ(DR)18へデータを読込むか否かを制御
するフィールドである。

【００４８】第19, 第20ビットはアドレスレジスタが示
すアドレスに書かれている内蔵データRAM2の内容を第１
の演算部入力レジスタ(R0)３及び第２の演算部入力レジ
スタ(R1)４へ書込むか否かを制御するフィールドであ
る。第17, 第18ビットは演算器(FALU)7 への入力レジス
タを選択するフィールドである。

【００４９】第12ビット〜第16ビットは、図３０及び図
３１に示す如く、演算器(FALU)7 の演算を指定するフィ
ールドであり、特にaluフィールドと称する。第10, 第1
1ビットは、図２２及び図２３に示す如く、演算器(FAL
U)7 の演算結果を入力するアキュムレータを指定するフ
ィールドであると共に、 aluフィールドに後述する NOP
またはデスティネーションレジスタとしてアキュムレー
タ(ACC)8が指定された場合に、Ｄバス24を介して行われ
るデータ転送のデスティネーションレジスタを更に詳し
く指定するフィールドでもある。

【００５０】第８, 第９ビットは、図２４及び図２５に
示す如く、出力アキュムレータを指定するフィールドで
あると共に、 aluフィールドにNOPまたはソースレジス
タとしてアキュムレータ(ACC)8が指定された場合に、Ｄ
バス24を介して行われるデータ転送のソースレジスタを
更に詳しく指定するフィールドでもある。第４ビット〜
第７ビットは、図２６及び図２７に示す如く、Ｄバス24
を介して行われるデータ転送のソースレジスタを示すフ
ィールドである。第０ビット〜第３ビットは、図２８及
び図２９に示す如く、Ｄバス24を介して行われるデータ
転送のデスティネイションレジスタを指定するフィール
ドである。

【００５１】図３０及び図３１に示されている aluフィ
ールドについて更に詳しく説明する。なお、演算器(FAL
U)7 への２入力の内、第１の演算部入力レジスタ(R0)3
またはアキュムレータ(ACC)8からの入力をｘ入力，第２
の演算部入力レジスタ(R1)4または乗算器出力レジスタ
(MR)6 からの入力をｙ入力とし、アキュムレータ(ACC)8
への出力信号をｚ出力とする。

【００５２】NOPは、演算器(FALU)7 では何も演算しな
いという命令であり、ｘ入力，ｙ入力とも演算器(FALU)
7 へは入力されず、従ってｚ出力も変化しない。INV
は、ｘ入力のデータを浮動小数点データと見なして符号
反転してｚ出力する命令である。ABSは、ｘ入力のデー
タを浮動小数点データと見なしてその絶対値をｚ出力す
る命令である。

【００５３】SGNは、ｘ入力のデータとｙ入力のデータ
とを浮動小数点データと見なしてｘの絶対値にｙの符号
（正の数なら１、負の数なら−１）を乗算してｚ出力す
る命令である。ADDは、ｘ入力のデータとｙ入力のデー
タとを浮動小数点データと見なして加算し、ｚ出力する
命令である。SUBは、ｘ入力のデータとｙ入力のデータ
とを浮動小数点データと見なしてｘからｙを減算し、ｚ
出力する命令である。

【００５４】MAXは、ｘ入力のデータとｙ入力のデータ
とを浮動小数点データと見なして比較し、大きい方をｚ
出力する命令である。MINは、ｘ入力のデータとｙ入力
のデータとを浮動小数点データと見なして比較し、小さ
い方をｚ出力する命令である。THRは、ｙ入力のデータ
をそのままｚ出力する命令である。

【００５５】XFTは、ｘ入力のデータを固定小数点デー
タと見なしてコントロールレジスタ15に設定されている
モードに従って浮動小数点データに変換し、ｚ出力する
命令である。FXTは、ｘ入力のデータを浮動小数点デー
タと見なしてコントロールレジスタ15に設定されている
モードに従って固定小数点データに変換し、ｚ出力する
命令である。SR１は、ｘ入力のデータを論理データと見
なして１ビット右シフトし、ｚ出力する命令である。

【００５６】SL１は、ｘ入力のデータを論理データと見
なして１ビット左シフトし、ｚ出力する命令である。SL
２は、ｘ入力のデータを論理データと見なして２ビット
左シフトし、ｚ出力する命令である。SL４は、ｘ入力の
データを論理データと見なして４ビット左シフトし、ｚ
出力する命令である。

【００５７】SL８は、ｘ入力のデータを論理データと見
なして８ビット左シフトし、ｚ出力する命令である。こ
れらのSR1, SL1, SL2, SL4, SL8 の各命令では、シフト
インされるデータは総て０である。

【００５８】ANDは、ｘ入力のデータとｙ入力のデータ
とを論理データと見なして論理積をとり、ｚ出力する命
令である。ORは、ｘ入力のデータとｙ入力のデータとを
論理データと見なして論理和をとり、ｚ出力する命令で
ある。EORは、ｘ入力のデータとｙ入力のデータとを論
理データと見なして排他的論理和をとり、ｚ出力する命
令である。

【００５９】NOTは、ｘ入力のデータを論理データと見
なして論理否定をとり、ｚ出力する命令である。MAD
は、ｘ入力のデータとｙ入力のデータとの下位16ビット
を固定小数点加算を行ってｚ出力する命令であるが、入
力データの指数部は無視され、ｚ出力の上位８ビットに
は”０”が出力される。ESBは、ｘ入力のデータとｙ入
力のデータとの上位８ビットを固定小数点減算を行って
ｚ出力する命令であるが、入力データの仮数部は無視さ
れ、ｚ出力の下位16ビットには16進数の8000が出力され
る。

【００６０】IMULは、演算器(FALU)7 に対しては何も行
わず、乗算器(FMPL)5 に固定小数点乗算を行わせる命令
である。IADDは、ｘ入力のデータとｙ入力のデータとを
固定小数点データと見なして加算し、ｚ出力する命令で
ある。ISUBは、ｘ入力のデータとｙ入力のデータとを固
定小数点データと見なしてｘからｙを減算し、ｚ出力す
る命令である。

【００６１】IADCは、ｘ入力のデータとｙ入力のデータ
とを固定小数点データと見なしてこの２つの数とフラグ
レジスタ(FR)32内のキャリービットとの加算を行い、ｚ
出力する命令である。ISBBは、ｘ入力のデータとｙ入力
のデータとを固定小数点データと見なしてｘ入力データ
からｙ入力データを減算し、更にフラグレジスタ(FR)32
内のキャリービットの減算を行い、ｚ出力する命令であ
る。

【００６２】ASR1は、ｘ入力のデータを固定小数点デー
タと見なして１ビット右シフトを行い、ｚ出力する命令
である。ASR2は、ｘ入力のデータを固定小数点データと
見なして２ビット右シフトを行い、ｚ出力する命令であ
る。

【００６３】ASR4は、ｘ入力のデータを固定小数点デー
タと見なして４ビット右シフトを行い、ｚ出力する命令
である。ASR8は、ｘ入力のデータを固定小数点データと
見なして８ビット右シフトを行い、ｚ出力する命令であ
る。これらのASR1, ASR2, ASR4, ASR8の各命令における
シフトインデータはサインビット（ｘ入力の最上位ビッ
ト）である。

【００６４】ロード命令グループでは、最上位の３ビッ
ト（第29, 第30, 第31ビット) によりロード命令とロン
グロード命令とに分けられる。また、ロード命令では、
図３２〜図３７に示す如くフィールドが割付けられてい
る。なお、ロード命令はこの従来例では18ビット即値を
指定することが出来、ロングロード命令はそれよりも長
いビット長である24びとビット即値を指定することが出
来る。

【００６５】図３２はロード命令のビット配列を示して
いる。第28ビットは、図３３に示す如く、データレジス
タ(DR)18の内容を図示しない外部データRAM または内蔵
共有RAM(CRAM)12 へ書込むか否かを選択するフィールド
である。第26, 第27ビットは、図３４に示す如く、即値
を書込むレジスタがアキュムレータ(ACC)8である場合に
は、アキュムレータ(ACC)8中の図示されていないACC0〜
ACC3のいずれのアキュムレータであるかを指定する他、
フラグレジスタ(FR)32,コントロールレジスタ(CR, SR)1
5, アドレス演算部(AAU)1内の各種レジスタ (アドレス
レジスタ(AR0, AR1, AR2),ベースアドレス値レジスタ(B
A0, BA1, BA2),インクリメント値レジスタ(I0, I1, I
2)) のいずれのレジスタに即値を書込むかを指定するフ
ィールドである。

【００６６】第23, 第24, 第25ビットは、図３５に示す
如く、レジデュアル制御によるアドレスレジスタ(AR0,
AR1, AR2) の内容を更新するか否かを選択するフィール
ドである。第22ビットは、図３６に示す如く、Ｄバス24
の24ビットの内のMSB(第23ビット) 側の18ビットに即値
を書込むか、またはLSB(第０ビット）側の18ビットに即
値を書込むかを選択するフィールドである。

【００６７】第４ビット〜第21ビットはレジスタへ書込
む即値を指定するフィールドである。第０ビット〜第３
ビットは、図３７に示す如く、即値を書込むレジスタを
指定するフィールドである。

【００６８】ロングロード命令は、図３８及び図３９に
示すようにフィールドが割付けられている。図３８はロ
ングロード命令のビット配列を示している。第28ビット
はデータレジスタ(DR)18の内容を図示しない外部データ
RAM または内蔵共有RAM(CRAM)12 へ書込むか否かを選択
するフィールドである。第４ビット〜第27ビットは即値
を指定するフィールドである。第０, 第１，第２及び第
３ビットは、図３９に示す如く、即値を書込むレジスタ
を指定するフィールドである。

【００６９】次に、上述の従来のマイクロプロセッサの
動作モードについて説明する。このマイクロプロセッサ
の動作モードとしては通常モードの他に以下のようなテ
ストモードがある。

【００７０】まず第１は、データ入出力端子30, アドレ
ス入出力端子34, 図示されていない出力端子の出力状態
あるいは出力レベルをマイクロプロセッサの内部動作と
は無関係に設定可能なピンテストモードである。次に第
２は、通常モードでは観測することが困難なＤバス24及
びプログラムカウンタ(PC)10の値をデータ入出力端子30
及びアドレス入出力端子34から外部へ出力するPEEPモー
ドである。

【００７１】第３は、命令の実行によりデータレジスタ
(DR)18又はシリアルI/O インタフェイス17中の図示しな
いシリアル入力レジスタ(SI0, SI1)をＤバス24を用いた
バス転送のソースレジスタとして用いた場合に、これら
の代わりにシグネチャレジスタ19中の図示されていない
疑似乱数発生器をバス転送のソースレジスタとして用い
るか、またはデータレジスタ(DR)18又はシリアルI/O イ
ンタフェイス17中の図示されていないシリアル出力レジ
スタ(SO0, SO1)をＤバス24を用いたバス転送のデスティ
ネーションレジスタとして用いた場合に、これらの代わ
りにシグネチャレジスタ19中の図示しないデータ圧縮器
をバス転送のデスティネーションレジスタとして用いる
セルフテストモードである。

【００７２】第４は、内蔵命令ROM 11あるいは内蔵共有
RAM(CRAM)12 のアドレスをマイクロプロセッサ外部から
アドレス入出力端子34へ入力してデータ入出力端子30か
ら内蔵命令ROM 11あるいは内蔵共有RAM(CRAM)12 の内容
を読出し、あるいはデータ入出力端子13から入力したデ
ータを内蔵命令ROM 11あるいは内蔵共有RAM(CRAM)12へ
書込むことが可能なIIA(Internal Instruction ROM/RAM
Access)モードである。

【００７３】なお、シグネチャレジスタ19中の図示され
ていない疑似乱数発生器及びデータ圧縮器はそれぞれ独
立しており、リセット処理により初期化される。また、
疑似乱数発生器はソースレジスタとしてアクセスされる
都度、新たに乱数を出力し、データ圧縮器はデスティネ
ーションレジスタとしてアクセスされる都度、ソースレ
ジスタから出力されるデータのシグネチャ圧縮を行う。

【００７４】また、上述のモードの切換えはTESTモード
設定信号入力端子28と IIAモード設定信号入力端子29と
への入力信号の論理レベルの組合わせにて行われる。次
に、上述の各テストモードの中でセルフテストモードを
使用した演算器(FALU)7 のテスト方法について説明す
る。

【００７５】演算器(FALU)7 のテストは、各演算に対し
て種々の入力値で演算を実行し、その結果を調べること
により行われる。また、ある種の演算 (たとえばIADC演
算等) に対してはその前に実行された演算により設定さ
れたフラグレジスタ(FR)32の値を用いることになるた
め、演算実行の履歴が問題になる。そこで、演算器(FAL
U)7 の入力値に疑似乱数発生器から出力された乱数を使
用し、演算結果をデータ圧縮器で圧縮する場合について
考える。

【００７６】Ｄバス24を使用したバス転送のソースレジ
スタとしてたとえばデータレジスタ(DR)18を命令により
指定する都度、新たな疑似乱数データが得られる。この
疑似乱数データを第１の演算部入力レジスタ(R0)３及び
第２の演算部入力レジスタ(R1)４へ転送することにより
演算器(FALU)7 のための種々の演算入力値が得られる。
そして、演算器(FALU)7 による演算結果をデスティネー
ションレジスタとしてたとえばデータレジスタ(DR)18を
指定してＤバス24を用いてバス転送すれば、演算結果が
シグネチャ圧縮される。

【００７７】上述のような操作は数個の命令にて実現可
能であり、多重ループを用いると小数の命令で多数の疑
似乱数を利用した演算器のテストを行うことが可能であ
る。テストの実行結果は、テスト終了後の最終結果を、
正常に動作することが確認されているマイクロプロセッ
サが出力する最終シグネチャまたは計算機シミュレーシ
ョンによる最終シグネチャ等と比較することにより、正
常であるか否かの判断が可能である。

【００７８】次に、このようなテスト機能を有するマイ
クロプロセッサの演算器(FALU)7 のセルフテストプログ
ラムの一例を図４０, 図４１, 図４２, 図４３, 図４
４, 図４５及び図４６に、その処理手順を示すフローチ
ャートを図４７, 図４８, 図４９図５０及び図５１に示
す。このセルフテストプログラムは、図４７に示す如
く、二重ループを使用することにより、より小数の命令
にて多くのテストが行えるように構成されている。

【００７９】図４９はモジュール１の処理手順を示すフ
ローチャートである。まず最初に、シグネチャレジスタ
19中の疑似乱数発生器から第１の演算部入力レジスタ(R
0)３及び第２の演算部入力レジスタ(R1)４に疑似乱数を
セットして演算器(FALU)7 に演算を実行させ、その演算
結果をシグネチャレジスタ19中のデータ圧縮器へ転送し
て圧縮を行うと同時に、一演算毎にフラグレジスタ(FR)
32の内容をチェックし、またフラグレジスタ(FR)32の内
容に応じた条件ジャンプのテストも図５１に示すモジュ
ール３にて行っている。このモジュールでは、一入力演
算と二入力演算とを組合わせる事によりテストプログラ
ムのステップ数の削減を図っている。

【００８０】図５０はモジュール２の処理手順を示すフ
ローチャートである。このモジュール２はモジュール１
の変形であって、フラグレジスタ(FR)32中に格納されて
いる前命令のキャリーを受けて演算を行い、シグネチャ
レジスタ19中のデータ圧縮器へデータを転送するモジュ
ールである。

【００８１】図４７乃至図５１のフローチャートに示し
た演算は、図５における演算器(FALU)7 で実行可能な総
ての演算に対して、つまり図１９乃至図３１に示されて
いるaluフィールドの演算INV, ABS, SGN, ADD, SUB, MA
X, MIN, THR, XFT, FXT, SR1,SL1, SL2, SL4, SL8, AN
D, OR, EOR, NOT, MAD, ESB, IADD, ISUB, IADC, ISBB,
ASR1, ASR2, ASR4, ASR8 を行っている。

【００８２】これらのモジュールを組合せて一つのプロ
グラムとして表現したものが図４０乃至図４６に示され
ているプログラムである。このプログラムは約120ワー
ドという少ないワード数で構成されている。

【００８３】なお、上述の例では演算部のテストを一例
として説明したが、メモリ部の内の内蔵データRAM2及び
内蔵共有RAM(CRAM)12 のテストは、レジデュアル制御を
用いてアドレスレジスタを順次変更しつつ疑似乱数発生
器が発生する乱数を内蔵データRAM2及び内蔵共有RAM(CR
AM)12 に一旦書込んだ後に読出してデータ圧縮器で圧縮
するプログラムを実行すれば容易に行える。

【００８４】図５２は、図４０乃至図４６に示すセルフ
テストプログラムが図５に示した内蔵命令ROM 11の命令
メモリ空間上にどの様に構成されているかを示す模式図
である。このようなメモリ空間の構成を採ることによ
り、通常モードでは16進数の0000番地をリセット処理の
際のスタートアドレスとするユーザプログラム等が実行
される。しかし、セルフテストを実行する場合には上述
の任意のアドレスからリセットスタート可能なリセット
処理を利用することにより、上述のようなセルフテスト
が実行される。

【００８５】次に、内蔵命令ROM 11のテスト方法につい
て説明する。但し、内蔵命令ROM 11の記憶内容は命令に
より直接扱うことは出来ないので、前述の IIAモードを
使用する。

【００８６】IIAモード時には、内蔵命令ROM 11内の読
出したいアドレスをアドレス入力端子34に入力すると、
指定したアドレスに記憶されている命令ワードの内容の
内の下位16ビットまたは上位16ビットがＩバス35を通じ
て転送され、データ入出力端子30から出力される。この
出力データが内蔵命令ROM 11の記憶内容の下位16ビット
であるか、または上位16ビットであるかは UWI信号出力
端子36に現れる論理レベルにより区別することが可能で
ある。従って、内蔵命令ROM 11のテスト時にはアドレス
入力端子34から内蔵命令ROM 11のアドレス範囲全体をカ
バーする値をマイクロプロセッサ外部から入力し、デー
タ入出力端子30から順に出力される値を逐一チェックす
る必要がある。

【００８７】

【発明が解決しようとする課題】上述のような従来のマ
イクロプロセッサでは、ユーザが容易に行い得るセルフ
テストでは内蔵命令ROM 11 (4kワード×32ビット、即ち
約13万個の記憶素子) のチェックは行われないため、内
蔵命令ROM 11のテストデータを外部に用意して IIAモー
ドによりチェックする必要がある。このため、テスト用
ジグが複雑化し、またユーザによる受入れテストが煩雑
になる等の問題が生じる。

【００８８】本発明はこのような事情に鑑みてなされた
ものであり、テスト用のデータを外部から与える必要無
しに内蔵命令ROM のテストが行え、簡易なテストで故障
検出率を向上させたマイクロプロセッサの提供を目的と
する。また、従来のマイクロプロセッサが有している命
令を内蔵ROM のテストを行うための命令として兼用する
ことにより、ソフトウェアの節約も図り得るマイクロプ
ロセッサの提供を目的とする。

【００８９】

【課題を解決するための手段】本発明のマイクロプロセ
ッサの第１の発明は、プログラムを構成する複数の命令
が格納された命令ROM と、入力されたデータを圧縮して
出力するデータ圧縮器と、データ圧縮器を使用すること
を可能とする信号を入力するための入力端子とを備え、
前述の信号が入力端子に入力されている場合に、命令RO
M 中の１又は複数の命令ワードの内容をデータ圧縮器に
入力して圧縮させる命令が命令ROM に格納されているマ
イクロプロセッサであって、更に前述の命令を用いて命
令ROM 中の命令ワードの内容をデータ圧縮器に入力して
圧縮させる一連の処理を実行する手段を備えたことを特
徴とする。

【００９０】また本発明のマイクロプロセッサの第２の
発明は、プログラムを構成する複数の命令が格納された
命令ROM と、入力されたデータを圧縮して出力するデー
タ圧縮器と、データ圧縮器を使用することを可能とする
信号を入力するための入力端子と、データ圧縮器からの
出力信号の期待値を記憶する記憶手段と、記憶手段に記
憶された期待値とデータ圧縮器からの出力信号とを比較
し、その結果を出力する比較手段とを備え、前述の信号
が前記入力端子に入力されている場合に、命令ROM 中の
１又は複数の命令ワードの内容をデータ圧縮器に入力し
て圧縮させる命令が命令ROM に格納されているマイクロ
プロセッサであって、更に前述の命令を用いて命令ROM
中の命令ワードの内容をデータ圧縮器に入力して圧縮さ
せ、その期待値との比較手段による比較結果を出力させ
る一連の処理を実行する手段を備えたことを特徴とす
る。

【００９１】更に本発明のマイクロプロセッサの第３の
発明は、第１の発明に加えてプログラムを構成する複数
の命令を記憶する命令RAM を備え、前述の信号が前述の
入力端子に入力されていない場合に命令ROM 中の１又は
複数の命令ワードの内容を命令RAM に格納する命令を有
し、この命令が前述の信号が入力端子に入力されている
場合には第１の発明の命令として機能するように構成さ
れていることを特徴とする。

【００９２】更に本発明のマイクロプロセッサの第４の
発明は、第２の発明に加えてプログラムを構成する複数
の命令を記憶する命令RAM を備え、前述の信号が前述の
入力端子に入力されていない場合に命令ROM 中の１又は
複数の命令ワードの内容を命令RAM に格納する命令を有
し、この命令が前述の信号が入力端子に入力されている
場合には第２の発明の命令として機能するように構成さ
れていることを特徴とする。

【００９３】また更に本発明のマイクロプロセッサの第
５の発明は、第１の発明に加えてデータ記憶回路を備
え、前述の信号が前述の入力端子に入力されていない場
合にプログラムで処理するデータを記憶するデータ記憶
回路の１または複数のデータを読出す命令、またはデー
タ記憶回路に１または複数のデータを書込む命令を有
し、この命令が前述の信号が入力端子に入力されている
場合には第１の発明の命令として機能するように構成さ
れていることを特徴とする。

【００９４】更に本発明のマイクロプロセッサの第６の
発明は、第２の発明に加えてデータ記憶回路を備え、前
述の信号が前述の入力端子に入力されていない場合にプ
ログラムで処理するデータを記憶するデータ記憶回路の
１または複数のデータを読出す命令、またはデータ記憶
回路に１または複数のデータを書込む命令を有し、この
命令が前述の信号が入力端子に入力されている場合には
第２の発明の命令として機能するように構成されている
ことを特徴とする。

【００９５】

【作用】本発明のマイクロプロセッサの第１の発明で
は、データ圧縮器が使用可能な場合には、命令ROM に記
憶してある命令を用いた一連の処理が実行され、命令RO
M中の各命令ワードの内容が順次読出されてデータ圧縮
器に入力されて圧縮される。

【００９６】更に第２の発明では、データ圧縮器で圧縮
された結果とその期待値との比較結果が外部へ出力され
る。

【００９７】第３の発明では、所定の信号が入力端子に
入力されている場合には、命令ROMに予め記憶されてい
る通常のプログラムを構成する命令ワードがRAM に一旦
格納され、このRAM に格納されている命令により第１の
発明と同様に動作する。

【００９８】第４の発明では、所定の信号が入力端子に
入力されている場合には、命令ROMに予め記憶されてい
る通常のプログラムを構成する命令ワードがRAM に一旦
格納され、このRAM に格納されている命令により第２の
発明と同様に動作する。

【００９９】第５の発明では、所定の信号が入力端子に
入力されている場合には、通常はデータ記憶回路に対し
てデータの入出力を行うために命令ROM に予め記憶され
ている命令ワードがRAM に一旦格納され、このRAMに格
納されている命令により第１の発明と同様に動作する。

【０１００】第６の発明では、所定の信号が入力端子に
入力されている場合には、通常はデータ記憶回路に対し
てデータの入出力を行うために命令ROM に予め記憶され
ている命令ワードがRAM に一旦格納され、このRAMに格
納されている命令により第２の発明と同様に動作する。

【０１０１】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、本発明の説明に参照する各図にお
いて、前述の従来例の説明で参照した各図と同一の参照
符号は同一又は相当部分を示している。

【０１０２】〔実施例１〕まず、本発明のマイクロプロ
セッサの第１の実施例について説明するが、この第１の
実施例には請求項１乃至４にそれぞれ記載されている第
１乃至第４の発明が含まれる。図１は本発明に係るマイ
クロプロセッサの第１の実施例の構成例を示すブロック
図である。図１において、参照符号１はアドレス演算部
(AAU) であり、詳細は後述するが入力端はＰバス23に、
出力端は内蔵データRAM2にそれぞれ接続されている。

【０１０３】内蔵データRAM2はビット長24, ワード長51
2(24ビット×５12ワード) の記憶容量を有する２ポート
データRAM であり、データ読出しのためのポートを２系
統備えている他、上述のアドレス演算部(AAU)1及び後述
するＤバス24と接続されている。参照符号３は第１の演
算部入力レジスタ(R0), ４は第２の演算部入力レジスタ
(R1)であり、内蔵データRAM2の各データ読出しポートが
それぞれの入力端に接続されている他、それらの入出力
端はＤバス24とも接続されており、更にそれらの出力端
は乗算器(FMPL)5 及び演算器(FALU)7 の入力端とも接続
されている。

【０１０４】乗算器(FMPL)5 は詳細は後述するが、第１
の演算部入力レジスタ(R0)３及び第２の演算部入力レジ
スタ(R1)４からの出力信号を入力して乗算し、乗算器出
力レジスタ(MR)6 へ出力する。乗算器出力レジスタ(MR)
6 は乗算器(FMPL)5 の乗算結果を保持し、演算器(FALU)
7 へ出力する。演算器(FALU)7 は詳細は後述するが、ア
キュムレータ(ACC)8, 第１の演算部入力レジスタ(R0)
３, 第２の演算部入力レジスタ(R1)４及び乗算器出力レ
ジスタ(MR)６からの出力信号が入力される。アキュムレ
ータ(ACC)8は主として演算器(FALU)7 の演算結果を保持
する他、Ｄバス24とも接続されている。

【０１０５】参照符号９は８レベルのスタックであり、
プログラムカウンタ(PC)10の値 (プログラムカウンタ
値) を必要に応じて保持する。プログラムカウンタ(PC)
10は、次にフェッチすべき命令の命令メモリ、具体的に
は後述する内蔵命令ROM 11及び内蔵共有RAM(CRAM)12 に
おけるアドレスを順次計数する。このプログラムカウン
タ(PC)10からの出力信号は内蔵命令ROM 11及び内蔵共有
RAM(CRAM)12 に与えられている。

【０１０６】内蔵命令ROM 11は32ビット×4kワードの容
量であり、プログラムカウンタ(PC)10から与えられるプ
ログラムカウンタ値に対応するアドレスに記憶している
命令ワードを出力する。内蔵共有RAM(CRAM)12 は命令と
データとに共通なメモリであり、32ビット×64ワードの
容量を有している。この内蔵共有RAM(CRAM)12 に記憶さ
れている値はデータワードとしても命令ワードとしても
使用することが可能である。

【０１０７】内蔵共有RAM(CRAM)12 に格納されている値
が命令ワードとして使用される場合は、プログラムカウ
ンタ(PC)10から与えられるプログラムカウンタ値に対応
するアドレスに記憶されている命令ワードが出力される
か、または命令レジスタ(IR)13の値がそのアドレスに記
憶される。

【０１０８】一方、内蔵共有RAM(CRAM)12 に格納されて
いる値がデータワードとして使用される場合は、アドレ
ス演算部(AAU)1またはアドレス入出力端子34から与えら
れるアドレス値に対応するアドレスに記憶されているデ
ータワードの上位16ビットまたは下位16ビットがＩバス
35を通じてデータレジスタ(DR)18またはデータ入出力端
子30へ出力されるか、またはデータレジスタ(DR)18また
はデータ入出力端子30からＩバス35を通じてデータワー
ドがそのアドレスの上位16ビットまたは下位16ビットに
記憶される。

【０１０９】この際、上位16ビットかまたは下位16ビッ
トかの区別は後述するUWI(Upper Word of Instruction)
信号出力端子36からの出力信号の論理レベルで区別可能
である他、フラグレジスタ(FR)32の特定ビットに反映さ
れるため、後述する命令セット中のシーケンス命令によ
りプログラムで判定可能である。なお、この UWI信号出
力端子36から出力される UWI信号は、図示されていない
が、内蔵共有RAM(CRAM)12 の制御部で発生される。ま
た、 UWI信号出力端子36及びフラグレジスタ(FR)32の特
定ビットの論理値は内蔵共有RAM(CRAM)12 に対する１回
のアクセスの都度反転する。

【０１１０】命令レジスタ(IR)13は、内蔵命令ROM 11又
は内蔵共有RAM(CRAM)12 から読出された次に実行される
べき命令ワードを保持する。命令レジスタ(IR)13からの
出力信号は命令デコーダ14，Ｐバス23及び内蔵共有RAM
(CRAM)12 に与えられる。命令デコーダ14は、命令レジ
スタ(IR)13が保持している命令ワードをデコードし、そ
のデコード結果に基づいてこのマイクロプロセッサ各部
の動作を制御する。

【０１１１】参照符号15はこのマイクロプロセッサ内部
の動作モードを設定するコントロールレジスタであり、
リセット処理により初期化される。このコントロールレ
ジスタ15はＰバス23から即値が入力される他、Ｄバス24
を介したデータの入出力が可能である。参照符号16はダ
イレクトメモリアクセスコントローラ(DMA), 17はシリ
アル I/Oインタフェイス(SI/O), 18はデータレジスタ(D
R)である。参照符号19はシグネチャレジスタであり、疑
似乱数発生及びデータ圧縮を行う。

【０１１２】参照符号20は割込みコントローラ, 21はク
ロック／リセット信号発生回路(CLK／RST), 22はクロッ
クプリスケーラ(CPR) である。参照符号23は命令により
レジスタに即値を入力するＰバス、24は各レジスタ (参
照符号3, 4, 8, 15, 16, 17, 18, 19, 32)あるいは内蔵
データRAM2及びプログラムカウンタ(PC)10間でデータの
送受を行うＤバス, 25はダイレクトメモリアクセス時に
ダイレクトメモリアクセスコントローラ(DMA)16 により
制御されてシリアルI/O インタフェイス17と図示しない
外部データメモリとの間でのデータ送受を行うＳバスで
ある。

【０１１３】参照符号26は第１割込み信号(INT1)入力端
子,27は第２割込み信号(INT2)入力端子, 28はテストモ
ード設定信号(TEST)入力端子, 29は後述する IIAモード
設定信号(IIA) 入力端子, 40はマスク不可割込み信号(N
MI) 入力端子である。参照符号30は24ビット長のデータ
入出力端子であり、前述のレジスタ18, 19、Ｄバス24,
Ｓバス25及び後述するＩバス35と外部データメモリ (図
示せず) との間でのデータ転送に使用される。

【０１１４】参照符号31はリセット信号(NRESET)入力端
子であり、このマイクロプロセッサ全体をリセットする
ためのリセット信号(NRESET)の入力に使用される。参照
符号32はフラグレジスタ(FR)であり、演算器(FALU)7 の
演算結果, 各入力端子の論理レベルあるいはこのマイク
ロプロセッサの内部動作モードを示す。このフラグレジ
スタ(FR)32は上述のリセット信号(NRESET)が入力された
際のリセット処理により初期化される。

【０１１５】参照符号33はクロック信号(CLK) 入力端子
であり、本発明のマイクロプロセッサはこのクロック信
号入力端子33から入力されるクロック信号(CLK) に同期
して動作する。参照符号34は16ビット長のアドレス入出
力端子であり、図示しない外部データメモリのアドレス
を出力し、また後述する IIAモードにおいて内蔵命令RO
M 11及び内蔵共有RAM(CRAM)12 のアドレスを外部から入
力して指定する。

【０１１６】参照符号35は内蔵命令ROM 11または内蔵共
有RAM(CRAM)12 と、データレジスタ(DR)18またはデータ
入出力端子30間でデータを転送する際に使用されるＩバ
スであり、16ビットのビット長を有する。参照符号36は
Ｉバス35により転送されるデータが内蔵命令ROM 11また
は内蔵共有RAM(CRAM)12 の上位16ビットに対するもの
か、あるいは下位16ビットに対するものかを示すUWI(Up
per Word of Instruction)信号出力端子である。

【０１１７】以上の構成は基本的には従来例として前述
した本願出願人による出願に係る特開平2-176943号の発
明と同一である。

【０１１８】本発明のマイクロプロセッサの第１, 第
２, 第３及び第４の発明の構成では上述の特開平2-1769
43号と共通の構成の他に、制御回路37が備えられてい
る。

【０１１９】この制御回路37は、従来例において説明し
た WINCR命令, ENDWC命令がセルフテストモードにより
実行される際に、命令デコーダ14, 内蔵共有RAM(CRAM)1
2,プログラムカウンタ(PC)10及びシグネチャレジスタ19
を制御するために備えられている。このため、制御回路
37には前述のテストモード設定信号入力端子28,IIAモー
ド設定信号入力端子29, リセット信号入力端子31が接続
されている。そして、制御回路37からは内蔵命令ROM テ
スト信号(ROMTEST) がプログラムカウンタ(PC)10, 内蔵
共有RAM(CRAM)12,命令デコーダ14及びシグネチャレジス
タ19に与えられている。また、内蔵命令ROM 11から出力
される命令ワードを命令レジスタ(IR)13を介して受取る
ために内蔵命令ROM 11とも接続されており、更にＤバス
24を介して命令ワードをシグネチャレジスタ19に送出す
るためにＤバス24とも接続されている。

【０１２０】また、参照符号38は比較回路であり、Ｐバ
ス23及びシグネチャレジスタ19に接続されている他、制
御回路37からは CTRLSIG信号が与えられている。この C
TRLSIG信号は、シグネチャレジスタ19内で圧縮されたデ
ータをHALT命令に予め書込まれているデータと比較して
出力端子39から出力させるための信号である。

【０１２１】なお本発明に係るマイクロプロセッサの第
１, 第２, 第３及び第４の発明においては、上述の各構
成部分の内の前述の従来と同一の参照符号を有する各部
分の構成, 動作, 命令フォーマット及び演算器(FALU)7
のセルフテストプログラム等は従来例と全く同一である
ので説明を省略する。

【０１２２】図２は、図１に示されたマイクロプロセッ
サの制御回路37の詳細な構成とその周辺部分の構成とを
示すブロック図である。

【０１２３】制御回路37は、 XOR回路371, WINCRデコ
ーダ372, ENDWCデコーダ373, 2入力 ANDゲート374, 3
75, 381, 3入力ORゲート376, インバータ377, 378, RS
フリップフロップ379 及びHALTデコーダ380 等にて構成
されている。

【０１２４】XOR回路371 は入力端が命令レジスタ(IR)1
3に、出力端がＤバス24にそれぞれ接続されており、内
蔵命令ROMテスト信号(ROMTEST) がアクティブである場
合に、命令レジスタ(IR)13からの出力信号の下位24ビッ
ト(b0-b23)と上位24ビット(b8-b31)とのビット差(XOR)
をとり、この結果の24ビット幅の信号をバス転送のソー
スデータとしてＤバス24へ出力する。

【０１２５】WINCRデコーダ372 は入力端が命令レジス
タ(IR)13に、出力端が ANDゲート375 にそれぞれ接続さ
れており、命令レジスタ(IR)13からの出力信号が WINCR
命令である場合にその ANDゲート375 への出力信号(XWI
NCR)をアクティブにする。ENDWCデコーダ373 は入力端
が命令レジスタ(IR)13に、出力端がORゲート376にそれ
ぞれ接続されており、命令レジスタ(IR)13からの出力信
号が ENDWC命令である場合にそのORゲート376 への出力
信号(XENDWC)をアクティブにする。

【０１２６】ANDゲート374 にはその両入力にテストモ
ード設定信号入力端子28と IIAモード設定信号入力端子
29とがそれぞれ接続されており、両入力信号のビット積
(AND) をとったセルフテストモード信号(XSELF) を AND
ゲート375, 381及びインバータ377 へ出力している。AN
Dゲート375 は ANDゲート374 からの出力信号であるセ
ルフテストモード信号(XSELF) と WINCRデコーダ372 か
らの出力信号であるXWINCR信号とのビット積(AND) をと
ってRSフリップフロップ379 のセット端子Ｓへ与えてい
る。ANDゲート381 は ANDゲート374 からの出力信号で
あるセルフテストモード信号(XSELF) とHALTデコーダ37
2 からの出力信号である XHALT信号とのビット積(AND)
をとって比較回路38へ CTRLSIG信号を与えている。

【０１２７】ORゲート376 の他の２入力には両インバー
タ377, 378からの出力信号が与えられている。インバー
タ377 からの出力信号は ANDゲート374 からの出力信号
であるセルフテストモード信号(XSELF) の反転信号であ
り、インバータ378 からの出力信号はリセット信号入力
端子31から入力されるリセット信号NRESETの反転信号で
ある。そして、ORゲート376 からの出力信号はRSフリッ
プフロップ379 のリセット端子Ｒに与えられている。

【０１２８】RSフリップフロップ379 の出力端子Ｑから
の出力信号が内蔵命令ROM テスト信号(ROMTEST) であ
り、前述の如くプログラムカウンタ(PC)10, 内蔵共有RA
M(CRAM)12,命令デコーダ14及びシグネチャレジスタ19に
与えられている他、 XOR回路371 等の制御回路37の各部
を制御する。

【０１２９】HALTデコーダ380 は入力端が命令レジスタ
(IR)13に、出力端が ANDゲート381にそれぞれ接続され
ており、命令レジスタ(IR)13の出力信号がHALT命令であ
る場合にその ANDゲート381 への出力信号(XHALT) をア
クティブにする。

【０１３０】なお、図１５にニーモニックにて示されて
いるHALT命令は、図４０乃至図４６に示されているセル
フテストプログラムの末尾に位置していてセルフテスト
の実行を停止させる命令であり、通常はテストプログラ
ムを停止させるのみである。しかしながら、上述の如く
セルフテストモード信号(XSELF) がアクティブである場
合は ANDゲート381 からの出力信号(CTRLSIG) がアクテ
ィブになるので、比較回路38はシグネチャレジスタ19内
で圧縮されたデータと、命令レジスタ(IR)13からＰバス
23を介して比較回路38へ転送されたHALT命令の下位24ビ
ットとを比較し、全ビットが一致したかまたは１ビット
でも不一致であったかを検出して”１”または”０”の
1 ビットの信号を出力端子39から出力する。

【０１３１】このような制御回路37の動作は以下の如く
である。

【０１３２】リセット信号入力端子31へ入力されている
リセット信号(NRESET)がアクティブになると、インバー
タ378 にて反転されてORゲート376 を通じてRSフリップ
フロップ379 のリセット端子に与えられるので、RSフリ
ップフロップ379 からの出力信号である内蔵命令ROM テ
スト信号(ROMTEST) は非アクティブに固定される。

【０１３３】リセット信号(NRESET)が非アクティブにな
り、テストモード設定信号入力端子28及び IIAモード設
定信号入力端子29に与えられているテストモード設定信
号(TEST)及び IIAモード設定信号(IIA) が共にアクティ
ブになると、 ANDゲート374からの出力信号であるセル
フテストモード信号(XSELF) がアクティブになる。この
際、命令レジスタ(IR)13から WINCR命令の命令ワードが
出力されると、 WINCRデコーダ372 がそれをデコードし
てXWINCR信号をアクティブにして ANDゲート375 へ出力
する。これにより、RSフリップフロップ379 のセット端
子ＳにアクティブなXWINCR信号が与えられてRSフリップ
フロップ379 がセットされ、RSフリップフロップ379 か
らの出力信号である内蔵命令ROM テスト信号(ROMTEST)
がアクティブに固定される。この結果、マイクロプロセ
ッサのモードは内蔵命令ROM 11をテストするためのテス
トモードになる。

【０１３４】この後、命令レジスタ(IR)13から ENDWC命
令の命令ワードが出力されると、 ENDWCデコーダ373 が
それをデコードしてXENDWC命令をアクティブにしてORゲ
ート376 へ出力する。これによりRSフリップフロップ37
9 のリセット端子ＲにアクティブなXENDWCが与えられて
RSフリップフロップ379 がリセットされ、RSフリップフ
ロップ379 からの出力信号である内蔵命令ROM テスト信
号(ROMTEST) が非アクティブに固定される。また、テス
トモード設定信号(TEST)またはIIAモード設定信号(IIA)
のいずれかが非アクティブになってもそれが ANDゲー
ト374,インバータ377 及びORゲート376 を介してRSフリ
ップフロップ379 のリセット端子Ｒに与えられるので、
内蔵命令ROM テスト信号(ROMTEST)は非アクティブに固
定される。この結果、内蔵命令ROM 11のテストのための
テストモードが解除される。

【０１３５】次に、内蔵命令ROM テスト信号(ROMTEST)
がアクティブになった場合の制御内容を以下に説明す
る。

【０１３６】プログラムカウンタ(PC)10は内蔵命令ROM
テスト信号(ROMTEST) がアクティブである場合は、現在
のアドレスから各マシンサイクル毎に”１”ずつインク
リメントするが、内蔵命令ROM 11のアドレスの範囲を越
えることはなく、その範囲内で循環する。具体的には、
プログラムカウンタ(PC)10のカウント値が内蔵命令ROM
11の最上位アドレスになるとその次は最下位アドレスに
戻される。

【０１３７】内蔵共有RAM(CRAM)12 は内蔵命令ROM テス
ト信号(ROMTEST) がアクティブである場合は、命令レジ
スタ(IR)13からの出力信号を格納しない。命令デコーダ
14は内蔵命令ROM テスト信号(ROMTEST) がアクティブで
ある場合は、命令レジスタ(IR)13からの出力信号をデコ
ードせず、従って命令を実行することはない。

【０１３８】シグネチャレジスタ19は内蔵命令ROM テス
ト信号(ROMTEST) がアクティブである場合は、Ｄバス24
を用いたバス転送のデスティネーションとなる。また X
OR回路371 も内蔵命令ROM テスト信号(ROMTEST) がアク
ティブである場合は、前述のような動作を実行する。

【０１３９】従って、内蔵命令ROM 11から出力された命
令ワードは、命令レジスタ(IR)13,XOR回路371,Ｄバス24
を経由してシグネチャレジスタ19に圧縮され、データ入
出力端子30からマイクロプロセッサ外部へ出力される。

【０１４０】図３は内蔵命令ROM 11をテストするための
プログラム例を示す模式図、図４はその処理手順を示す
フローチャートである。

【０１４１】図３において、ラベル「ROM:」は内蔵命令
ROM 11をテストする際の開始アドレスである。ラベル
「TEST: 」は従来例で示した通常のセルフテストの実行
開始アドレスである。また、内蔵命令ROM 11中の WINCR
命令と ENDCR命令との間がシグネチャ圧縮されるので、
図３に示されているように ENDWC命令を配置すると、内
蔵命令ROM 11中のほとんどの部分、具体的にはENDWC,JP
TEST, WINCR 以外の部分がシグネチャ圧縮される。

【０１４２】図４のフローチャートのステップS1におい
て、任意アドレスからプログラムの実行を開始するリセ
ット処理を用いて内蔵命令ROM 11内の WINCR命令が記述
されているアドレス(ROM:)へリセットスタートする。

【０１４３】ステップS2において、マイクロプロセッサ
の動作モードがセルフテストモードに設定され、内蔵命
令ROM 11中の命令ワードの内容をシグネチャレジスタ19
に圧縮するテストが開始される。

【０１４４】ステップS3において、 ENDWC命令により内
蔵命令ROM 11中の命令ワードの内容を圧縮するテストを
それが終了される条件になるまで継続して実行する。こ
の際、プログラムカウンタ(PC)10は内蔵命令ROM 11のア
ドレスの範囲を循環して”１”ずつインクリメントす
る。

【０１４５】ステップS4において、従来例で使用された
内蔵命令ROM11以外のセルフテストを実行するエントリ
アドレス(TEST:) へ制御が移される。

【０１４６】ステップS5においては、従来例と同様のセ
ルフテストが実行される。

【０１４７】マイクロプロセッサの動作モードがセルフ
テストモードに設定されている場合、HALT命令がHALTデ
コーダ380 でデコードされると、前述の如く比較回路38
に与えられている CTRLSIG信号がアクティブになる。こ
の場合、HALT命令の下位24ビットにはシグネチャレジス
タ19によるデータ圧縮結果との比較対象とされるデータ
が書込まれており、このデータがＰバス23を通じて比較
回路38へ送られるので、比較回路38はシグネチャレジス
タ19内で圧縮されたデータと比較してその比較結果を出
力端子39から出力する。

【０１４８】〔実施例２〕次に、本発明のマイクロプロ
セッサの第２の実施例について説明するが、この第１の
実施例には請求項５及び６にそれぞれ記載されている第
５及び第６の発明が含まれる。以下、本発明のマイクロ
プロセッサの第２の実施例について、その構成例を示す
図５３のブロック図を参照して説明する。本発明の第２
の実施例の構成は、基本的には前述の図１に示されてい
る第１の実施例の構成と同様であるが、以下に説明する
部分のみが異なる。即ち、本発明のマイクロプロセッサ
の第２の実施例では、前述の第１の実施例の制御回路37
とは構成が異なる図５４にその構成を示す如き制御回路
41が備えられている。そして、これに伴って制御回路41
周辺の部分の若干の構成も異なっている。具体的には以
下の如くである。

【０１４９】制御回路41は、命令による外部データRAM
(図示せず) に対するデータの読み書きがセルフテスト
モードにより実行される際に、アドレス演算部(AAU)1,
内蔵命令ROM 11及びデータレジスタ(DR)18を制御するた
めに備えられている。このため、制御回路41には第１の
実施例の構成において備えられている制御回路37と同様
に、テストモード設定信号入力端子28, IIAモード設定
信号入力端子29及びリセット信号入力端子31が接続され
ている。そして、制御回路41からは、内蔵命令ROM テス
ト信号(ROMTEST) がアドレス演算部(AAU)1, 内蔵命令RO
M 11及びデータレジスタ(DR)18に与えられている。ま
た、内蔵命令ROM 11から出力される命令ワードを命令レ
ジスタ(IR)13を介して受取るために、制御回路41は命令
レジスタ(IR)13とも接続されている。

【０１５０】なお本発明に係るマイクロプロセッサの第
２の実施例においては、上述の各構成部分の内の前述の
従来及び第１の実施例の構成と同一の参照符号を有する
各部分の構成, 動作, 命令フォーマット及び演算器(FAL
U)7 のセルフテストプログラム等の内、以下に説明する
セルフテストモード時の動作以外は同一であるので、説
明を省略する。

【０１５１】マイクロプロセッサの動作モードの内、セ
ルフテストモードにおいては、命令の実行によりシリア
ルI/O インタフェイス17中の図示されていないシリアル
入力レジスタ(SIO, SI1)をＤバス24を用いたバス転送後
のソースレジスタとして用いた場合に、これらの代わり
にシグネチャレジスタ19中の図示されていない疑似乱数
発生器をバス転送のソースレジスタとして用いることが
出来る。また、シリアルI/O インタフェイス17中の図示
されていないシリアル出力レジスタ(SOO, SO1)をＤバス
24を用いたバス転送後のデスティネーションレジスタと
して用いた場合に、これらの代わりにシグネチャレジス
タ19中の図示されていないデータ圧縮器をバス転送のデ
スティネーションレジスタとして用いることが出来る。

【０１５２】図５４は、図５３に示されたマイクロプロ
セッサの制御回路41の詳細な構成とその周辺部分の構成
とを示すブロック図である。

【０１５３】制御回路41は、２入力 ANDゲート411, 41
2, ２入力ORゲート413, インバータ414, 415, RSフリ
ップフロップ416 及びHALTデコーダ417 等にて構成され
ている。

【０１５４】ANDゲート411 にはその両入力にテストモ
ード設定信号入力端子28と IIAモード設定信号入力端子
29とがそれぞれ接続されており、両入力信号のビット積
(AND) をとったセルフテストモード信号(XSELF) を AND
ゲート412,インバータ414 及びRSフリップフロップ416
のセット端子Ｓへ与えている。ANDゲート412 は ANDゲ
ート411 からの出力信号であるセルフテストモード信号
(XSELF) とHALTデコーダ417 からの出力信号である XHA
LT信号とのビット積(AND) をとった CTRLSIG信号を比較
回路38へ与えている。

【０１５５】ORゲート413 の両入力には両インバータ41
4,415からの出力信号が与えられている。インバータ414
からの出力信号は ANDゲート411 からの出力信号であ
るセルフテストモード信号(XSELF) の反転信号であり、
インバータ415 からの出力信号はリセット信号入力端子
31から入力されるリセット信号NRESETの反転信号であ
る。そして、ORゲート413 からの出力信号はRSフリップ
フロップ416 のリセット端子Ｒに与えられている。

【０１５６】RSフリップフロップ416 の出力端子Ｑから
の出力信号が内蔵命令ROM テスト信号(ROMTEST) であ
り、前述の如くアドレス演算部(AAU)1, プログラムカウ
ンタ(PC)10, 内蔵命令ROM 11, 内蔵共有RAM(CRAM)12 及
びデータレジスタ(DR)18に与えられている。

【０１５７】HALTデコーダ417 は入力端が命令レジスタ
(IR)13に、出力端が ANDゲート412にそれぞれ接続され
ており、命令レジスタ(IR)13からの出力信号がHALT命令
である場合にその ANDゲート412 への出力信号(XHALT)
をアクティブにする。

【０１５８】なお、図１５にニーモニックにて示されて
いるHALT命令は、図５５乃至図６２に示されているセル
フテストプログラムの末尾に位置していてセルフテスト
の実行を停止させる命令であり、通常はテストプログラ
ムを停止させるのみである。しかしながら、上述の如く
セルフテストモード信号(XSELF) がアクティブである場
合は ANDゲート412 からの出力信号(CTRLSIG) がアクテ
ィブになるので、比較回路38はシグネチャレジスタ19内
で圧縮されたデータと、命令レジスタ(IR)13からＰバス
23を介して比較回路38へ転送されたHALT命令の下位24ビ
ットとを比較し、全ビットが一致したかまたは１ビット
でも不一致であったかを検出して”１”または”０”の
１ビットの信号を出力端子39から出力する。

【０１５９】このような制御回路41の動作は以下の如く
である。

【０１６０】リセット信号入力端子31へ入力されている
リセット信号(NRESET)がアクティブになると、インバー
タ415 にて反転されてORゲート413 を通じてRSフリップ
フロップ416 のリセット端子に与えられるので、RSフリ
ップフロップ416 からの出力信号である内蔵命令ROM テ
スト信号(ROMTEST) は非アクティブに固定される。

【０１６１】リセット信号(NRESET)が非アクティブにな
り、テストモード設定信号入力端子28及び IIAモード設
定信号入力端子29に与えられているテストモード設定信
号(TEST)及び IIAモード設定信号(IIA) が共にアクティ
ブになると、 ANDゲート411からの出力信号であるセル
フテストモード信号(XSELF) がアクティブになる。これ
により、RSフリップフロップ416 がセットされ、RSフリ
ップフロップ416 からの出力信号である内蔵命令ROM テ
スト信号(ROMTEST) がアクティブに固定される。この結
果、セルフテストモードでは常にマイクロプロセッサの
モードは内蔵命令ROM 11をテストするためのテストモー
ドになる。

【０１６２】この後、テストモード設定信号(TEST)また
は IIAモード設定信号(IIA) のいずれかが非アクティブ
になるとそれがANDゲート411,インバータ414 及びORゲ
ート413 を介してRSフリップフロップ416 のリセット端
子Ｒに与えられる。これにより、内蔵命令ROM テスト信
号(ROMTEST) は非アクティブに固定される。この結果、
内蔵命令ROM 11のテストのためのテストモード及びセル
フテストモードが解除される。

【０１６３】次に、内蔵命令ROM テスト信号(ROMTEST)
がアクティブになった場合の制御内容を以下に説明す
る。

【０１６４】アドレス演算部(AAU)1は内蔵命令ROM テス
ト信号(ROMTEST) がアクティブである場合は、外部デー
タRAM(図示せず) からデータレジスタ(DR)18に対する読
込み命令が実行されると、アドレス演算部(AAU)1から与
えられるアドレス値が内蔵命令ROM 11のアドレスの範囲
内であれば、アドレス値に対する内蔵命令ROM 11の命令
ワードの上位16ビットまたは下位16ビットをＩバス35を
通じてデータレジスタ(DR)18に読込む。

【０１６５】この際、上位16ビットであるか下位16ビッ
トであるかの区別はUWI(Upper Wordof Instruction)信
号出力端子36からの出力信号の論理レベルで区別するこ
とが可能である他、フラグレジスタ(FR)32の特定のビッ
トに反映されるので、後述する命令セット中のシーケン
ス命令によりプログラムで判定可能である。また、 UWI
信号出力端子36及びフラグレジスタ(FR)32の特定ビット
の論理値は内蔵命令ROM 11に対する１回のアクセスの都
度反転する。

【０１６６】図６７は内蔵命令ROM 11をテストするため
のプログラム例を示す模式図、図６８はその処理手順を
示すフローチャートである。

【０１６７】図６７において、ラベル「ROM:」は内蔵命
令ROM 11をテストする際の開始アドレスである。ラベル
「ROM2: 」は内蔵命令ROM 11においてページレジスタ(P
GR)で指定した先頭アドレスから512 ワードをテストす
るサブルーチンの開始アドレスである。また、ラベル
「TEST」は従来例で示した通常のセルフテストの実行開
始アドレスである。

【０１６８】図６８のフローチャートのステップＳ11に
おいて、任意アドレスからプログラムの実行を開始する
リセット処理により内蔵命令ROM 11内の WINCR命令が記
述されているアドレス(ROM:)へリセットスタートする。

【０１６９】ステップＳ12において、マイクロプロセッ
サの動作モードがセルフテストモードに設定され、内蔵
命令ROM 11中の命令ワードの内容をシグネチャレジスタ
19に圧縮するテストが開始される。

【０１７０】ステップＳ13において、内蔵命令ROM 11中
のページーレジスタ(PGR) で指定された先頭アドレスか
ら 512ワード分の命令ワードの内容を圧縮するサブルー
チンが８回コールされ、合計4096ワードの内蔵命令ROM
11全ての命令ワードを圧縮するテストが行われる。

【０１７１】ステップＳ14において、従来例で使用され
た内蔵命令ROM 11以外のセルフテストを実行するエント
リアドレス(TEST:) へ制御が移される。

【０１７２】ステップＳ15においては、従来例と同様の
セルフテストが実行される。この場合のセルフテストプ
ログラムの一例が図５５乃至図６２の模式図に、またそ
の処理手順が図４７乃至図５１のフローチャートにそれ
ぞれ示されている。これらの各図に示されている従来例
と本発明の第２の実施例との差異は、バス転送でデータ
レジスタ(DR)18を指定している部分をシリアルI/O イン
タフェイス17中の図示されていないシリアル入力レジス
タ(SI0, SI1)またはシリアル出力レジスタ(SO0, SO1)の
指定に変更している点であり、セルフテストモードでの
動作は同一であるので、説明は省略する。

【０１７３】マイクロプロセッサの動作モードがセルフ
テストモードに設定されている場合、HALT命令がHALTデ
コーダ417 でデコードされると、前述の如く比較回路38
に与えられている CTRLSIG信号がアクティブになる。こ
の場合、HALT命令の下位24ビットにはシグネチャレジス
タ19によるデータ圧縮結果との比較対象とされるデータ
が書込まれており、このデータがＰバス23を通じて比較
回路38へ送られるので、比較回路38はシグネチャレジス
タ19内で圧縮されたデータと比較してその比較結果を出
力端子39から出力する。

【０１７４】

【発明の効果】以上に詳述した如く本発明によれば、簡
単な構成の制御回路と、数ワードのプログラムとにより
マイクロプロセッサの内蔵命令ROM のセルフテストが実
行出来、マイクロプロセッサの故障検出率が向上し、ユ
ーザ側での受入れテストが簡単に行えるようになる等、
優れた効果を奏する。

【０１７５】更に本発明のマイクロプロセッサの第１の
発明では、データ圧縮器が使用可能な場合には、命令RO
M に記憶してある命令を用いた一連の処理が実行され、
命令ROM 中の各命令ワードの内容が順次読出されてデー
タ圧縮器に入力されて圧縮される。従って、マイクロプ
ロセッサの内蔵命令ROM のセルフテストが容易に実行可
能になる。

【０１７６】第２の発明では、データ圧縮器で圧縮され
た結果とその期待値との比較結果が外部へ出力される。
従って、テスト結果が迅速に判明する。

【０１７７】第３の発明では、所定の信号が入力端子に
入力されている場合には、命令ROMに予め記憶されてい
る通常のプログラムを構成する命令ワードがRAM に一旦
格納され、このRAM に格納されている命令により第１の
発明と同様に動作する。従って、セルフテストのために
命令ROM の容量を使用する必要がない。

【０１７８】第４の発明では、所定の信号が入力端子に
入力されている場合には、命令ROMに予め記憶されてい
る通常のプログラムを構成する命令ワードがRAM に一旦
格納され、このRAM に格納されている命令により第２の
発明と同様に動作する。従って、セルフテストのために
命令ROM の容量を使用する必要がない。

【０１７９】第５の発明では、所定の信号が入力端子に
入力されている場合には、通常はデータ記憶回路に対し
てデータの入出力を行うために命令ROM に予め記憶され
ている命令ワードがRAM に一旦格納され、このRAMに格
納されている命令により第１の発明と同様に動作する。
従って、セルフテストのために命令ROM の容量を使用す
る必要がない。

【０１８０】第６の発明では、所定の信号が入力端子に
入力されている場合には、通常はデータ記憶回路に対し
てデータの入出力を行うために命令ROM に予め記憶され
ている命令ワードがRAM に一旦格納され、このRAMに格
納されている命令により第２の発明と同様に動作する。
従って、セルフテストのために命令ROM の容量を使用す
る必要がない。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの第１, 第
２, 第３及び第４の発明の構成例を示す第１の実施例の
ブロック図である。

【図２】図１のマイクロプロセッサの制御回路の詳細な
構成及びその周辺の構成を示すブロック図である。

【図３】内蔵命令ROM をテストするためのプログラム例
を示す模式図である。

【図４】図３のプログラム例の処理手順を示すフローチ
ャートである。

【図５】セルフテスト機能を有する従来のマイクロプロ
セッサの一構成例を示すブロック図である。

【図６】従来及び本発明のマイクロプロセッサのシーケ
ンス命令グループのフィールドの割付けを示す模式図で
ある。

【図７】従来及び本発明のマイクロプロセッサのシーケ
ンス命令グループのフィールドの割付けを示す模式図で
ある。

【図８】従来及び本発明のマイクロプロセッサのシーケ
ンス命令グループのフィールドの割付けを示す模式図。

【図９】従来及び本発明のマイクロプロセッサのシーケ
ンス命令グループのフィールドの割付けを示す模式図で
ある。

【図１０】従来及び本発明のマイクロプロセッサのシー
ケンス命令グループのフィールドの割付けを示す模式図
である。

【図１１】従来及び本発明のマイクロプロセッサのシー
ケンス命令グループのフィールドの割付けを示す模式図
である。

【図１２】従来及び本発明のマイクロプロセッサのシー
ケンス命令グループのフィールドの割付けを示す模式図
である。

【図１３】従来及び本発明のマイクロプロセッサのシー
ケンス命令グループのフィールドの割付けを示す模式図
である。

【図１４】従来及び本発明のマイクロプロセッサのモー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図１５】従来及び本発明のマイクロプロセッサのモー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図１６】従来及び本発明のマイクロプロセッサのモー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図１７】従来及び本発明のマイクロプロセッサのモー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図１８】従来及び本発明のマイクロプロセッサのモー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図１９】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２０】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２１】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２２】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２３】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２４】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２５】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２６】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２７】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２８】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図２９】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図３０】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図３１】従来及び本発明のマイクロプロセッサのオペ
レーション命令グループのフィールドの割付けを示す模
式図である。

【図３２】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３３】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３４】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３５】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３６】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３７】従来及び本発明のマイクロプロセッサのロー
ド命令グループのフィールドの割付けを示す模式図であ
る。

【図３８】従来及び本発明のマイクロプロセッサのロン
グロード命令グループのフィールドの割付けを示す模式
図である。

【図３９】従来及び本発明のマイクロプロセッサのロン
グロード命令グループのフィールドの割付けを示す模式
図である。

【図４０】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４１】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４２】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４３】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４４】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４５】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４６】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図４７】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図４８】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図４９】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図５０】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図５１】従来及び本発明のマイクロプロセッサの第１
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図５２】図４０乃至図４６に示すセルフテストプログ
ラムが図５に示した内蔵命令ROMのメモリ空間上にどの
様に構成されているかを示す模式図である。

【図５３】本発明に係るマイクロプロセッサの第５及び
第６の発明の構成例を示す第２の実施例のブロック図で
ある。

【図５４】図５３のマイクロプロセッサの制御回路の詳
細な構成及びその周辺の構成を示すブロック図である。

【図５５】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図５６】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図５７】従来及び本発明のマイクロプロセッサの第２
の実施例の発明の演算器のセルフテストプログラムの一
例を示す模式図である。

【図５８】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図５９】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図６０】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図６１】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図６２】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの一例を示
す模式図である。

【図６３】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図６４】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図６５】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図６６】従来及び本発明のマイクロプロセッサの第２
の実施例の演算器のセルフテストプログラムの処理手順
を示すフローチャートである。

【図６７】本発明のマイクロプロセッサの第２の実施例
の内蔵命令ROM をテストするためのプログラム例を示す
模式図である。

【図６８】図６７のプログラム例の処理手順を示すフロ
ーチャートである。

【符号の説明】

11 内蔵命令ROM 12 内蔵共有RAM(CRAM) 18 データレジスタ(DR) 19 シグネチャレジスタ 28 TESTモード設定信号入力端子 31 リセット信号入力端子 37 制御回路 38 比較回路 41 制御回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年３月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】以下、このアドレス演算部(AAU)1によるア
ドレス生成の動作にについて説明する。レジデュアル制
御に関するレジスタとして、アドレス演算部(AAU)1内に
は内蔵データRAM2に対するアドレス及び内蔵共有RAM(CR
AM)12 あるいは図示されていない外部データRAM に対す
るアドレスの下位９ビットを与えるアドレスレジスタ(A
R0, AR1, AR2),内蔵共有RAM(CRAM)12 あるいは図示され
ていない外部データRAMに対するアドレスの上位７ビッ
トを与えるページレジスタ(PGR),アドレスを生成するた
めの基値を与えるベースアドレス値レジスタ(BA0, BA1,
BA2),アドレスを生成する際の加算値を与えるインクリ
メント値レジスタ(I0, I1, I2), モジュロ値あるいはビ
ットリバース幅を与えるモジュロ値−ビットリバース幅
レジスタ(ML0, ML1, ML2),ループ命令時にベースアドレ
ス値を修飾するためのデルタベースアドレス値レジスタ
(DBA0), ループ命令時にインクリメント値を修飾するた
めのデルタインクリメント値レジスタ(DI0) 等が含まれ
ている。これらの各レジスタは基本的には次に述べるモ
ード命令で値が設定されるが、オペレーション命令によ
る変更も可能なレジスタもある。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００９１

【補正方法】変更

【補正内容】

【００９１】更に本発明のマイクロプロセッサの第３の
発明は、第１の発明に加えてプログラムを構成する複数
の命令を記憶する命令RAM を備え、前述の信号が前述の
入力端子に入力されていない場合に命令ROM 中の１又は
複数の命令ワードの内容を命令RAM に格納する命令を有
し、前述の信号が入力端子に入力されている場合には、
この命令の命令ROM中の１又は複数の命令ワードの内容
を読出す機能を用いてこの命令が第１の発明の命令とし
て機能するように構成されていることを特徴とする。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】変更

【補正内容】

【００９２】更に本発明のマイクロプロセッサの第４の
発明は、第２の発明に加えてプログラムを構成する複数
の命令を記憶する命令RAM を備え、前述の信号が前述の
入力端子に入力されていない場合に命令ROM 中の１又は
複数の命令ワードの内容を命令RAM に格納する命令を有
し、前述の信号が入力されている場合にはこの命令の命
令ROM 中の１又複数の命令ワードの内容を読出す機能を
用いてこの命令が第２の発明の命令として機能するよう
に構成されていることを特徴とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正内容】

【００９３】また更に本発明のマイクロプロセッサの第
５の発明は、第１の発明に加えてデータ記憶回路を備
え、前述の信号が前述の入力端子に入力されていない場
合にプログラムで処理するデータを記憶するデータ記憶
回路の１または複数のデータを読出す命令、またはデー
タ記憶回路に１または複数のデータを書込む命令を有
し、前述の信号が入力されている場合にはこれらの命令
の１または複数のデータを読出す機能、または１または
複数のデータを書込む機能を用いてこれらの命令が第１
の発明の命令として機能するように構成されていること
を特徴とする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正内容】

【００９４】更に本発明のマイクロプロセッサの第６の
発明は、第２の発明に加えてデータ記憶回路を備え、前
述の信号が前述の入力端子に入力されていない場合にプ
ログラムで処理するデータを記憶するデータ記憶回路の
１または複数のデータを読出す命令、またはデータ記憶
回路に１または複数のデータを書込む命令を有し、前述
の信号が入力されている場合にはこれらの命令の１また
は複数のデータを読出す機能、または１または複数のデ
ータを書込む機能を用いてこれらの命令が第２の発明の
命令として機能するように構成されていることを特徴と
する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００９７

【補正方法】変更

【補正内容】

【００９７】第３の発明では、所定の信号が入力端子に
入力されている場合には、命令ROMの１又は複数の命令
ワードの内容を読出す機能を有する命令により第１の発
明と同様に動作する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００９８

【補正方法】変更

【補正内容】

【００９８】第４の発明では、所定の信号が入力端子に
入力されている場合には、命令ROM の１又は複数の命令
ワードの内容を読出す機能を有する命令により第２の発
明と同様に動作する。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００９９

【補正方法】変更

【補正内容】

【００９９】第５の発明では、所定の信号が入力端子に
入力されている場合には、１または複数のデータを読出
す機能、または１または複数のデータを書込む機能を有
する命令により第１の発明と同様に動作する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】０１００

【補正方法】変更

【補正内容】

【０１００】第６の発明では、所定の信号が入力端子に
入力されている場合には、１または複数のデータを読出
す機能、または１または複数のデータを書込む機能を有
する命令により第２の発明と同様に動作する。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】０１６８

【補正方法】変更

【補正内容】

【０１６８】図６８のフローチャートのステップＳ11に
おいて、任意アドレスからプログラムの実行を開始する
リセット処理により内蔵命令ROM 11内のアドレス(ROM:)
へリセットスタートする。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】０１７７

【補正方法】変更

【補正内容】

【０１７７】第３の発明では、所定の信号が入力端子に
入力されている場合には、前述の信号が前述の入力端子
に入力されていない場合に命令ROM 中の１又は複数の命
令ワードの内容を命令RAM に格納する命令が有する命令
ROM 中の１又は複数の命令ワードの内容を読出す機能に
より第１の発明と同様に動作する。従って、セルフテス
トのために新たに付加する回路が少なくて済む。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】０１７８

【補正方法】変更

【補正内容】

【０１７８】第４の発明では、所定の信号が入力端子に
入力されている場合には、前述の信号が前述の入力端子
に入力されていない場合に命令ROM 中の１又は複数の命
令ワードの内容を命令RAM に格納する命令が有する命令
ROM 中の１又は複数の命令ワードの内容を読出す機能に
より第２の発明と同様に動作する。従って、セルフテス
トのために新たに付加する回路が少なくて済む。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】０１７９

【補正方法】変更

【補正内容】

【０１７９】第５の発明では、所定の信号が入力端子に
入力されている場合には、前述の信号が前述の入力端子
に入力されていない場合にプログラムで処理するデータ
を記憶するデータ記憶回路の１または複数のデータを読
出す命令、またはデータ記憶回路に１または複数のデー
タを書込む命令が有する１または複数のデータを読出す
機能、または１または複数のデータを書込む機能により
第１の発明と同様に動作する。従って、セルフテストの
ために新たに付加する回路が少なくて済む。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】０１８０

【補正方法】変更

【補正内容】

【０１８０】第６の発明では、所定の信号が入力端子に
入力されている場合には、前述の信号が前述の入力端子
に入力されていない場合にプログラムで処理するデータ
を記憶するデータ記憶回路の１または複数のデータを読
出す命令、またはデータ記憶回路に１または複数のデー
タを書込む命令が有する１または複数のデータを読出す
機能、または１または複数のデータを書込む機能により
第２の発明と同様に動作する。従って、セルフテストの
ために新たに付加する回路が少なくて済む。

【手続補正１７】

【補正対象書類名】図面

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】

【手続補正１８】

【補正対象書類名】図面

【補正対象項目名】図２５

【補正方法】変更

【補正内容】

【図２５】

【手続補正１９】

【補正対象書類名】図面

【補正対象項目名】図４５

【補正方法】変更

【補正内容】

【図４５】

【手続補正２０】

【補正対象書類名】図面

【補正対象項目名】図６０

【補正方法】変更

【補正内容】

【図６０】

Claims

【特許請求の範囲】

【請求項１】プログラムを構成する複数の命令が格納
された命令ROM と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させる命令を前記命令ROM に格
納してあるマイクロプロセッサであって、前記命令を用いて前記命令ROM 中の命令ワードの内容を
前記データ圧縮器に入力して圧縮させる一連の処理を実
行する手段を備えたことを特徴とするマイクロプロセッ
サ。
【請求項２】プログラムを構成する複数の命令が格納
された命令ROM と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子と、前記データ圧縮器の出力の期待値を記憶する記憶手段
と、該記憶手段に記憶された期待値と前記データ圧縮器の出
力とを比較し、その結果を出力する比較手段とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させる命令を前記命令ROM に格
納してあるマイクロプロセッサであって、前記命令を用いて前記命令ROM 中の命令ワードの内容を
前記データ圧縮器に入力して圧縮させ、その期待値との
前記比較手段による比較結果を出力させる一連の処理を
実行する手段を備えたことを特徴とするマイクロプロセ
ッサ。
【請求項３】プログラムを構成する複数の命令が格納
された命令ROM と、プログラムを構成する複数の命令を記憶する命令RAM
と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させ、前記信号が前記入力端子
に入力されていない場合に、前記命令ROM 中の１又は複
数の命令ワードの内容を前記命令RAM に記憶させる命令
を前記命令ROM に格納してあるマイクロプロセッサであ
って、前記信号が前記入力端子に入力されている場合に、前記
命令を用いて前記命令ROM 中の命令ワードの内容を前記
データ圧縮器に入力して圧縮させる一連の処理を実行す
る手段を備えたことを特徴とするマイクロプロセッサ。
【請求項４】プログラムを構成する複数の命令が格納
された命令ROM と、プログラムを構成する複数の命令を記憶する命令RAM
と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子と、前記データ圧縮器の出力の期待値を記憶する記憶手段
と、該記憶手段に記憶された期待値と前記データ圧縮器の出
力とを比較し、その結果を出力する比較手段とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させ、前記信号が前記入力端子
に入力されていない場合に、前記命令ROM 中の１又は複
数の命令ワードの内容を前記命令RAM に記憶させる命令
を前記命令ROM に格納してあるマイクロプロセッサであ
って、前記信号が前記入力端子に入力されている場合に、前記
命令を用いて前記命令ROM 中の命令ワードの内容を前記
データ圧縮器に入力して圧縮させ、その期待値との前記
比較手段による比較結果を出力させる一連の処理を実行
する手段を備えたことを特徴とするマイクロプロセッ
サ。
【請求項５】プログラムを構成する複数の命令が格納
された命令ROM と、前記プログラムにより処理されるデータを記憶するデー
タ記憶回路と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させ、前記信号が前記入力端子
に入力されていない場合に、前記データ記憶回路中の１
又は複数の命令を読出し、又は前記データ記憶回路に１
又は複数の命令を書込む命令を前記命令ROM に格納して
あるマイクロプロセッサであって、前記信号が前記入力端子に入力されている場合に、前記
命令を用いて前記命令ROM 中の命令ワードの内容を前記
データ圧縮器に入力して圧縮させる一連の処理を実行す
る手段を備えたことを特徴とするマイクロプロセッサ。
【請求項６】プログラムを構成する複数の命令が格納
された命令ROM と、前記プログラムにより処理されるデータを記憶するデー
タ記憶回路と、入力されたデータを圧縮して出力するデータ圧縮器と、該データ圧縮器を使用することを可能とする信号を入力
するための入力端子と、前記データ圧縮器の出力の期待値を記憶する記憶手段
と、該記憶手段に記憶された期待値と前記データ圧縮器の出
力とを比較し、その結果を出力する比較手段とを備え、前記信号が前記入力端子に入力されている場合に、前記
命令ROM 中の１又は複数の命令ワードの内容を前記デー
タ圧縮器に入力して圧縮させ、前記信号が前記入力端子
に入力されていない場合に、前記データ記憶回路中の１
又は複数の命令を読出し、又は前記データ記憶回路に１
又は複数の命令を書込む命令を前記命令ROM に格納して
あるマイクロプロセッサであって、前記信号が前記入力端子に入力されている場合に、前記
命令を用いて前記命令ROM 中の命令ワードの内容を前記
データ圧縮器に入力して圧縮させ、その期待値との前記
比較手段による比較結果を出力させる一連の処理を実行
する手段を備えたことを特徴とするマイクロプロセッ
サ。