JPH0439745A

JPH0439745A - マイクロプロセッサ

Info

Publication number: JPH0439745A
Application number: JP2148189A
Authority: JP
Inventors: Koji Kawamoto; 浩司川本; Hisako Mizuoka; 水岡　久子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-05
Filing date: 1990-06-05
Publication date: 1992-02-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は命令ＲＯＭを内蔵したマイクロプロセッサに関
し、更に詳述すれば、演算器のセルフテスト機能を有し
、装置のリセットにより初期化されてしまう内部記憶手
段の記憶内容をセルフテストの実行途中に外部へ読出す
ことを可能としたマイクロプロセッサに関する。

〔従来の技術〕

従来のセルフテスト機能を有するマイクロプロセッサと
して、本願発明者らは先に、特願昭６３３３２２５０号
の発明において、疑似乱数発生器とシグネチャ圧縮レジ
スタとを備え、予め内蔵１？ＯＭに載せられているテス
トプログラムを実行する際に、疑似乱数発生器から出力
されるテストデータを得てテストデータ数を増加させて
、テストプログラムのステップ数の減少を図ったマイク
ロプロセッサを提案している。

この特願昭６３−３３２２５０号の発明のマイクロプロ
セッサによれば、外部からテストデータを与えることな
く、マイクロプロセッサを容易に多（のデータの組合せ
によりテストできるようになった。

以下、上述の特願昭６３−３３２２５０号の発明につい
て、その実施例を示す図面を参照して説明する。

第５図において、参照符号１はアドレス演算部（ＡＡＵ
）であり、詳細は後述するが入力側はＰバス２３に接続
されている。

２はビット長２４．ワード長５１２（２４ビツト×５１
２ワード）の内蔵２ポートデータＲＡＭであり、データ
読出しのためのボートを２系統備えている他、上述のア
ドレス演算部（ＡＡＵ）１及びＤバス２４と接続されて
いる。

３は第１の演算部入力レジスタ（ＲＯ）、　　４は第２
の演算部入力レジスタ（Ｒ１）であり、データＲＡＭ２
の各データ読出しボートがそれぞれの入力側に接続され
ている他、Ｄバス２４とも接続されている。

５は乗算器（ＦＭＰＬ）であり詳細は後述するが、演算
部入力レジスタ（ＲＯ）　３及び（Ｉｌｌ）　４の出力
を入力して乗算する。

６は乗算器出力レジスタ（ＭＲ）であり、乗算器５の乗
算結果を保持する。

７は演算器（ＦＡＬＵ）であり詳細は後述するが、演算
部入力レジスタ（１１１０）　３　、　（Ｒ１）　４及
び乗算器出力レジスタ（ＭＲ）　６の出力が入力される
他、Ｄバス２４とも接続されている。

８はアキュムレータ（八ＣＣ）であり、主として演算器
７による演算結果を保持する。

９は８レベルのスタックであり、プログラムカウンタ（
ＰＣ）ｔｏの値（プログラムカウンタ値）を必要に応じ
て保持する。

プログラムカウンタ（ＰＣ）　１０は、次にフェッチす
べき命令の命令メモリ、具体的には後述する内蔵命令Ｒ
ＯＭＩＩにおけるアドレスを順次計数する。

内蔵命令ＲＯＭＩＩは３２ビツトＸ４にワードの容量で
あり、プログラムカウンタ１０から与えられるプログラ
ムカウンタ値に対応するアドレスに記憶している命令を
出力する。

１２は３２ビツト×６４ワードの命令とデータとの内蔵
共有メモリ（ＣＲＡＭ）である、この共有メモリ１２に
格納されている値はデータワードとしても命令ワードと
しても使用することが可能である。

１３は命令レジスタ（ＩＲ）であり、命令ＲＯＭＩＩ又
は共有メモリ１２から読出された次に実行されるべき命
令ワードを保持する。

１４は命令デコーダであり、命令レジスタ１３が保持し
ている命令ワードをデコードし、そのデコード結果に基
づいてこのマイクロプロセッサ各部の動作を制御する。

１５はこのマイクロプロセッサ内部の動作モードを設定
するコントロールレジスタであり、リセット処理により
初期化される。このコントロールレジスタ１５は入力側
がＰバス２３に、出力側がＤバス２４にそれぞれ接続さ
れている。

１６はダイレクトメモリアクセスコントローラ（ＤＭＡ
）、　　１７はシリアルＩ１０インタフェイス（Ｓ１１
０）。

１８はデータレジスタ（ＯＲ）、　１９はシグネチャレ
ジスタである。

２０は割込みコントローラ、２１はクロック／リセット
信号発生回路（ＣＬＫ／ＲＳＴ）　、　２２はクロンク
プリスケーラ（ＣＰＲ）である。

２３は命令によりレジスタに即値を入力するＰバス、２
４は各レジスタ　（参照符号３．４．８．１７．　’１
８゜１９）等の間、あるいは内蔵ＲＡＭ（参照符号２．
１２）間でデータの送受を行うＤバス、２５はダイレク
トメモリアクセス時にダイレクトメモリアクセスコント
ローラ１６により制御されてシリアルＩ１０インクフェ
イス１７と外部メモリとの間でのデータ転送を制御する
Ｓバスである。

２６は第１割込み入力ピン（ＩＮＴＩ）、　２７は第２
割込み入力ピン（ＩＮＴ２）、　２８はテストモード設
定のためのテストピン（ＴＥＳＴ）、　２９は後述する
ＩＩ＾モード設定のためのＩｒＡピンである。

３０は２４ビツト長のデータ入出力端子であり、前述の
レジスタ１８．１９、Ｄバス２４及びＳバス２５と外部
データメモリ　（図示せず）との間でのデータ転送に使
用される。

３１はリセット信号（ＮＲＥＳＥＴ）入力端子であり、
このマイクロプロセッサ全体をリセットするためのリセ
ット信号（ＮＲＥＳＥＴ）の入力に使用される。

３２はフラグレジスタ（ＰＲ）であり、演算器７の演算
結果、各入力端子のレベルあるいはこのマイクロプロセ
ッサの内部動作モードを示す。このフラグレジスタ（Ｐ
Ｒ）　３２は上述のリセット信号（ＮＲＥＳＥＴ）が入
力された際のリセット信号により初期化される。

次に上述の第２図に示した従来のマイクロプロセッサの
動作について説明する。

このマイクロプロセッサは、命令ワードのビ。

ト長３２ビット、データワードのビット長２４ビツトで
あり、大きくはアドレス演夏部、演真部、メモリ部、ク
ロック生成部にて構成されている。

まずアドレス演算部１は予め命令によりアドレスモード
が設定されており（以下、レジデュアル制御と称す）、
この設定されたモードに従って内蔵データＲＡＭ２ある
いは図示されていない外部データＲＡＭ等に対するアド
レスを生成する。

以下、このアドレス演算部１によるアドレス生成につい
て説明する。

レジデュアル制御に関するレジスタとして、アドレス演
算部１内にはアドレスをデータメモリに与えるアドレス
レジスタ、アドレスを生成するための基値を与えるベー
スアドレスレジスタ、アドレスの加算値を与えるインク
リメント値レジスタ。

モジュロ値あるいはピントリバース幅を与えるモジュロ
−ビットリバース幅レジスタ、ループ命令時にベースア
ドレス値を修飾するためのデルタベースアドレスレジス
タ、ループ命令時にインクリメント値を修飾するための
デルタインクリメント値レジスタが含まれており、これ
らの各レジスタは基本的には次に述べるモード命令で値
が設定されるが、オペレーション命令による変更も可能
である。

アドレス演算部１はアドレスレジスタとしてＡＲＯ。

＾Ｒ１，ＡＲ２の三つのレジスタを有し、それぞれアド
レス演算回路により制御される。そして、内蔵データＲ
ＡＭ２の一方の続出しポート０に対するアドレスをレジ
スタＡＲＯまたはＡｌ１１により指定し、他方の読出し
ポート１に対してはレジスタＡＲ２がアドレスを供給す
る。

レジスタＡＲＯに関しては、先に述べたレジデュアル制
御に関するレジスタの内容に従って、インクリメント、
モジュロ、ビットリバース及びリピートの４モードによ
るアドレッシングが可能で、更に、ベースアドレス値、
インクリメント値、モジュロ値及びビットリバース幅を
独立に設定することが可能である。

また、レジスタＡＲＩ、　ＡＲ２ではインクリメントモ
ジュロの２モードによるアドレッシングが可能でレジス
タＡＰＩと同様にベースアドレス値、インクリメント値
、モジュロ幅が独立に設定できる。

更に、ポート１についてはダイレクトアドレッシングも
可能である。

次に、演算部の構成について説明する。

演算部は、第５図において参照符号３．４．５．６゜７
及び８にて示される演算部入力レジスタＲＯ，Ｒ１゜乗
夏器１乗算器出力しジスタ、演算器及びアキュムレータ
にて構成される。

演算データの形式としては、仮数部１６ビツト。

指数部８ビツトの２４ピント浮動小数点データと、２４
ビット固定小数点データと、２４ビツト論理データとの
３種類のデータに対して３１種類の演算を行う。

乗算器５は演算部入力レジスタ（ＩｉＯ）３．　（Ｒ１
）４へ入力された値により、命令に関係なく毎サイクル
浮動小数点乗算結果を乗算器出力レジスタ６へ出力して
いる。但し、固定小数点であるデータに対する演算をオ
ペレーション命令のＡＬＵフィールドが指定している場
合には、量演夏部入力レジスタ（ＲＯ）　３と演算部入
力レジスタ（Ｒ１）　４との上位または下位の１６ビツ
トの乗算結果（３２ビツト）の上位又は下位の２４ビツ
トを乗算器出力レジスタ６へ出力する。

演算器７では、入力レジスタとして、Ｘ入力には演算部
入力レジスタ（ＲＯ）　３またはアキュムレータ８が、
ｙ入力には演算部入力レジスタ（Ｉｌｌ）　４または乗
算器出力レジスタ６がそれぞれ用意されており、オペレ
ーション命令の内容に従って１マシンサイクルで演算を
実行し、演算結果をアキュムレータ８へ出力する。

次にメモリ部の概要について述べる。

第５図において、メモリ部は参照符号２，１１及び１２
にて示される２ボ一トデータＲＡＭ、　　命令ＲＯＭ。

共有ＲＡ？Ｉにて構成されている。また、内部に命令Ｒ
ＯＭＩＩとして４にワードの命令メモリ空間が割当てら
れている。

データメモリ空間としては、マイクロプロセッサ内部に
５１２ワードの２ポ一トＲＡＭ２が、同外部に拡張デー
タメモリ空間として６０にワードの領域が割当てられて
いる。更に、命令メモリとデータメモリとの共有メモリ
空間１２として４にワードが割当てられている。

次に、クロック生成部について説明する。

クロ、り生成部は、第５図において参照符号２１及び２
２にて示されるクロック／リセット信号発生回路及びク
ロックプリスケーラにて構成されている。

このクロック生成部は、命令で設定されたクロックプリ
スケーラ値に従って外部クロックをクロックプリスケー
ラ２２により分周し、非重複４相クロツクを生成してい
る。

クロック／リセット信号発生回路２１はリセット信号Ｎ
ＲＥＳＥＴがアクティブに転じた際に通常はプログラム
カウンタ１０を所定の固定アドレスにリセットするが、
リセット信号ＮＲＥＳＥＴがノンアクティブに転じた際
に、第１剖込み入力ビン（ＩＮＴＩ）２６．第２割込み
入力ピン（ＩＮＴ２）２７がアクティブであればプログ
ラムカウンタ１０にデータレジスタ１８の内容を転送す
る。この機能を用いることにより、予めデータレジスタ
１８に外部から任意のデータを書込んでおけば、任意の
アドレスからプログラムをスタートさせるリセット処理
が可能である。

次に、上述の如く構成されたマイクロプロセッサにおけ
る命令フォーマントについて述べる。

命令ワード長は３２ビツトであり、命令としては大きく
はシーケンス命令グループ、モード命令グループ、オペ
レーション命令グループ及びロード命令グループの４種
類に分類される。

シーケンス命令グループでは主に分岐に関する命令が８
種類、モード命令グループでは各レジスタへのデータ設
定を行う命令が７種類、オペレーション命令グループで
は演算に関する命令が７種類、ロード命令グループでは
ＦＩｐ値をレジスタへ設定する命令が２種類ある。ロー
ド命令グループ以外では、上位５ビツト　（第２７ビツ
ト〜第３１ビツト）のデコード結果でグループ中の各命
令を判別し、残りの２７ビツトを以下に示す各フィール
ドに割付けている。

まずシーケンス命令グループでは、第６図ｆａ＋に示す
ようにフィールドが割付けられている。

第６図（ａ−１）はシーケンス命令のビット配列を示し
ている。

第２３ビツト〜第２６ビツトは、第６図（ａ−５，６，
７８）に示す如く、ループ時におけるループカウンタの
初期値の変更あるいはアドレッシングの修飾の変更を指
定するフィールドである。第１９ビ、トル第２３ビット
は、第６図（ａ−４）に示す如く、条件ジャンプのブラ
ンチ条件を設定するフィールドである。第４ビツト〜第
６ビツトは飛先アドレスを指定するフィールドであり、
その内の第４ビツト〜第６ビツトは、第６図（ａ−３）
に示す如く、レジスタが保持している内容を飛先アドレ
スとする間接ジャンプのレジスタを指定するフィールド
でもある。

モード命令グループでは、第６図（ｂｌに示すようにフ
ィールドが割付けられている。

第６図（ｂ−１）はモード命令のビット配列を示してい
る。

第２６ビントは、第６図（ｂ−３）に示す如く、レジデ
ュアル！１１ｍによる内部２ボートＲＡＭ２のボート０
のアドレスとしてレジスタＡＲＯを用いるかレジスタＡ
ＲＩを用いるかを示すフィールドである。第２５ビツト
は、第６図（ｂ−４）に示す如く、外部データＲＡＭの
下位９ビツトのアドレスとしてレジスタＡＲＯを用いる
かレジスタＡＲＩを用いるかを示すフィールドである。

第４ビツト〜第２２ビツトは、第６図（ｂ−５）に示す
如く、モード設定のための値を書込むフィールドである
。第０ビフト〜第３ビツトはいずれのレジスタに対して
値を設定するかを指定するフィールドである。

オペレーシッン命令グループでは、第６図ｔｃ＋に示す
様にフィールドが割付けられている。

第６図（ｃ−１）はオペレーシッン命令のビット配列を
示している。

第２６ビツトはダイレクトアドレッシングを行うか否か
を示すフィールドである。第２３ビツト〜第２５ビツト
はそれぞれレジスタＡＲＯ，ＡＲＩ、ＡＲ２をレジデュ
アル制御により更新するか否かを示すフィールドである
。第２２ピントはデータレジスタの内容を外部データＲ
ＡＭへ書込むか否かを、第２１ビツトは外部データＲＡ
Ｍからデータレジスタヘデータを読込むか否かを制御す
るフィールドである。第１９２０ビツトはアドレスレジ
スタが示すアドレスに書かれている内蔵ＲＡＭ２の内容
を演算部入力レジスタ（ＲＯ）３．　（Ｒ１）４へ書込
むか否かを制御するフィールドである。第１７．１８ビ
ツトは演算器７への入力レジスタを選択するフィールド
である。第１２ビツト〜第１６と７）は、第６図（ｃ−
８）に示す如く、演算器７の演算を指定するフィールド
であり、特にＡＬＵフィールドと称する。第１０．１１
ビツトは、第６図（ｃ−４）に示す如く、演算器７の演
算結果を入力するアキュムレータを指定するフィールド
である。

第８．９ビツトは、第６図（ｃ−５）に示す如く、出力
アキエムレータを指定するフィールドである。第４ビツ
ト〜第７ピントは、第６図（ｃ−６）に示す如く、Ｄバ
ス２４を介して行われるデータ転送のソースレジスタを
示すフィールドである。第９ビツト〜第３ビツトは、第
６図（ｃ−７）に示す如く、Ｄバス２４を介して行われ
るデータ転送のデスティネイシッンレジスタを指定する
フィールドである。

第６図（ｃ−８）に示されているＡＬＩＩフィールドに
ついて更に詳しく説明する。なお、演算器７への２人力
をそれぞれＸ入力、Ｘ入力とし、出力を２出力とする。

ＮＯＰは、演算器７では何も演算しないという命令であ
り、Ｘ入力、Ｘ入力とも演算器７には入力されず、従っ
て２出力も行われない。

ＩＮＶは、Ｘ入力のデータを浮動小数点データと見なし
符号反転して２出力する命令である。

ＡＢＳは、Ｘ入力のデータを浮動小数点データと見なし
てその絶対値を２出力する命令である。

ＳＧＮは、Ｘ入力のデータとＸ入力のデータとを浮動小
数点データと見なしてＸの絶対値にｙの符号（正の数な
ら１、負の数なら−１）を乗算してＺ出力する命令であ
る。

八〇〇は、Ｘ入力のデータとＸ入力のデータとを浮動小
数点データと見なして加算し、２出力する命令である。

ＳＵＢは、Ｘ入力のデータとＸ入力のデータとを浮動小
数点データと見なして減算し、２出力する命令である。

ＭＡＸは、Ｘ入力のデータとＸ入力のデータとを浮動小
数点データと見なして比較し、大きい方を２出力する命
令である。

ＭＩＮは、Ｘ入力のデータとＸ入力のデータとを浮動小
数点データと見なして比較し、小さい方を２出力する命
令である。

Ｔ）ＩＲは、Ｘ入力のデータをそのまま２出力する命令
である。

ＸＦＴは、Ｘ入力のデータを固定小数点データと見なし
てコントロールレジスタ１５に設定したモードに従って
浮動小数点データに変換し、２出力する命令である。

ＰＸＴは、Ｘ入力のデータを浮動小数点データと見なし
てコントロールレジスタ１５に設定したモードに従って
固定小数点データに変換し、２出力する命令である。

ＳＲＩは、Ｘ入力のデータを論理データと見なして１ビ
ツト右シフトし、２出力する命令である。

ＳＬＩは、Ｘ入力のデータを論理データと見なして１ビ
ツト左シフトし、２出力する命令である。

ＳＬ２は、Ｘ入力のデータを論理データと見なして２ビ
ツト左シフトし、２出力する命令である。

ＳＬ４は、Ｘ入力のデータを論理データと見なして４ピ
ント左シフトし、２出力する命令である。

ＳＬ８は、Ｘ入力のデータを論理データと見なして８ビ
ツト左シフトし、２出力する命令である。

これら＜７）ＳＲＩ、　ＳＬＩ、　ＳＬ２．　ＳＬ４．
　ＳＬ８　？は、シフトインされるデータは総て０であ
る。

ＡＮＤは、Ｘ入力のデータとＸ入力のデータとを論理デ
ータと見なして論理積をとり、２出力する命令である。

ＯＲは、Ｘ入力のデータとｙ人カのデータとを論理デー
タと見なして論理和をとり、２出力する命令である。

ＥＯＲは、Ｘ入力のデータとＸ入力のデータとを論理デ
ータと見なして排他的論理和をとり、２出力する命令で
ある。

ＮＯＴは、Ｘ入力のデータを論理データと見なして論理
否定をとり、２出力する命令である。

ＭＡＤは、Ｘ入力のデータとＸ入力のデータとの下位１
６ビツトを固定小数点加算を行って２出力する命令であ
るが、入力データの指数部は無視され、２出力の上位８
ビツトには“０”が出力される。

ＥＳＢは、Ｘ入力のデータとＸ入力のデータとの上位８
ビツトを固定小数点減算を行い２出力する命令であるが
、入力データの仮数部は無視され、２出力の下位１６ビ
ツトには°８０００Ｋ”　（ｗは１６進数を表す）が出
力される。

ＩＭＵＬは、演算器７に対しては何も行わず、乗算器５
に固定小数点乗算を行わせる命令である。

ＩＡＤＤは、Ｘ入力のデータとＸ入力のデータとを固定
小数点データと見なして加算し、２出力する命令である
。

ｌ５ＵＢは、Ｘ入力のデータとＸ入力のデータとを固定
小数点データと見なしてＸ入力データからＸ入力データ
を減算し、２出力する命令である。

ＩＡＤＣは、Ｘ入力のデータとＸ入力のデータとを固定
小数点データと見なしてこの２つの数とフラグレジスタ
（ＰＲ）３２内のキャリービットとの加算を行い、２出
力する命令である。

ｌ５ＢＢは、Ｘ入力のデータとＸ入力のデータとを固定
小数点データと見なし、Ｘ入力データがらＸ入力データ
を減算し、更にフラグレジスタ（ＰＲ）３２内のキャリ
ーピントの減算を行い、２出力する命令である。

ＡＳＲＩは、Ｘ入力のデータを固定小数点データと見な
して１ビツト右シフトを行い、２出力する命令である。

ＡＳＲ２は、Ｘ入力のデータを固定小数点データと見な
して２ビツト右シフトを行い、２出力する命令である。

ＡＳＲ４は、Ｘ入力のデータを固定小数点データと見な
して４ビツト右シフトを行い、２出力する命令である。

ＡＳＲ８は、Ｘ入力のデータを固定小数点データと見な
して８ピント□右シフトを行堕ｚ出カする命令である。

これら（７）ＡＳｌｉｌ、　ＡＳＲ２，ＡＳＲ４，ＡＳ
Ｒ８ニおけるシフトインデータはサインビット（Ｘ入力
の最上位ピント）である。

ロード命令グループでは、最上位の３ビツトによりロー
ド命令とロングロード命令とに分けられる。

ロード命令では、第６図（ｄｌに示す如くフィールドが
割付けられている。

第６図（ｄ−１）はロード命令のビット配列を示してい
る。

第２８ビ７トは、第６図（ｄ−２）に示す如く、外部デ
ータＲＡＭへの書込みを制御するフィールドである。第
２６．２７ビントは、第６図（ｄ−３）に示す如（、即
値を書込むレジスタがアキュムレータ（ＡＣＣ）　８で
ある場合に、アキュムレータ（ＡＣＣ）　８中の図示さ
れていない＾ＣＣＯ〜ＡＣＣ３のいずれのアキュムレー
タであるかを指定するフィールドである。第２３ビツト
〜第２５ビツトは、第６図（ｄ−３）に示す如く、レジ
デュアル制御によるアドレスレジスタの内容の更新を制
御するフィールドである。第２２ピントは、第６図（ｄ
−５）に示す如く、Ｄバス２４の２４ビツトの内のＭＳ
Ｂ側の１８ビア）をレジスタに書込むかまたはＬＳＢ側
の１８ピントをレジスタに書込むかを制御するフィール
ドである。第４ビツト〜第２１ピントはレジスタへ書込
む即値を指定するフィールドである。第０ビツト〜第３
ビツトは、第６図（ｄ−６）に示す如く、即値を書込む
レジスタを指定するフィールドである。

ロングロード命令は、第６図（ｅ）に示すようにフィー
ルドが割付けられている。

第６図（ｅ−１）はロングロード命令のビット配列を示
している。

第２８ピントはデータレジスタの内容を外部データＲＡ
Ｍへ書込むか否かの制御を行うフィールドであり、第４
ビツト〜第２７ビツトは即値を指定するフィールドであ
る。第０ビツト〜第３ビツトは、第６図（ｅ−２）に示
す如く、即値を書込むレジスタ次に、上述のような従来
のマイクロプロセッサの動作モードについて説明する。

このマイクロプロセッサの動作モードとしては通常モー
ドの他に以下のようなテストモードがある。

まず、内蔵命令ＲＯＭＩＩと内蔵共有メモリ１２との内
容を読出すことが可能なＩＩＡ（Ｉｎｔｅｒｎａｌ　Ｔ
ｎｓｔｒｕｃｔｉｏｎ　ＲＯＭ／ＲＡＭ　Ａｃｃｅｓｓ
）モード。

データ入出力端子３０５図示されていない出力端子及び
他の入出力端子の出力状態あるい出力レベルをマイクロ
プロセッサの内部動作とは無関係に設定可能なピンテス
トモード。

通常モードでは観測することが困難なりバス２４及びプ
ログラムカウンタ１０の値をデータ入出力端子３０及び
図示されていない他の入出力端子から外部へ出力するＰ
ＥＥＰモード。

命令の実行によりデータレジスタ１８又はシリアルＩ１
０インタフェイス１７中の図示しないシリアル入力レジ
スタをＤバス２４を用いたバス転送のソースレジスタと
して用いた場合にこれらの代わりにシグネチャレジスタ
１９中の図示されていない擬似乱数発生器をバス転送の
ソースレジスタとして、またデータレジスタ１８又はシ
リアルＩ１０インクフェイス１７中の図示されていない
シリアル出力レジスタをＤバス２４を用いたバス転送の
デスティネーションレジスタとして用いた場合にこれら
の代わりにシダネチャレジスタ１９中の図示しないデー
タ圧縮器をバス転送のデスティネーションレジスタとし
て用いるセルフテストモード。

なお、シグネチャレジスタ１９中の図示されていない擬
似乱数発生器及びデータ圧縮器はそれぞれ独立しており
、リセット処理により初期化される。

また、擬似乱数発生器はソースレジスタとしてアクセス
される都度、新たに乱数を出力し、データ圧縮器はデス
ティネーションレジスタとしてアクセスされる都度、ソ
ースレジスタから出力されるデータのシグネチャ圧縮を
行う。

また、上述のモードの切換えはτＥＳＴモード設定信号
入力端子２８とＩＩＡモード設定端子２９とへの入力信
号の論理レベルの組合わせにて行われる。

次に、上述の各テストモードの中でセルフテストモード
を使用した演算器７のテスト方法について説明する。

演算器７のテストは、各演算に対して種々の入力値で演
算を実行し、その結果を調べることにより行われる。ま
た、ある種の演算（たとえば［ＡＤＣ演算等）に対して
はその前に実行された演算により設定されたフラグレジ
スタ（ＰＲ）３２の値を用いることになるため、演算実
行の履歴が問題になる。

このため、演算器７の入力値に擬似乱数発生器から出力
された乱数を使用し、演算結果をデータ圧縮器で圧縮す
る場合について考える。

Ｄバス２４を使用したバス転送のソースレジスタとして
たとえばデータレジスタ１８を命令により指定する都度
、新たな擬似乱数データが得られる。

この擬似乱数データを演算器７の演算部入力レジスタ（
１１０）３．　（Ｒ１）４へ転送することにより種々の
演算人力値が得られる。

また、演算結果をＤバス２４を用いてバス転送し、その
デスティネーションレジスタとしてたとえばデータレジ
スタ１８を指定すれば、演算結果が圧縮される。

上述のような操作は数個の命令にて実現可能であり、多
重ループを用いると小数の命令で多数の擬似乱数を利用
した演算器のテストを行うことが可能である。テストの
実行結果は、テスト終了後の最終結果を、正常に動作す
ることが確認されているマイクロプロセッサが出力する
最終シグネチャと比較することにより、正常であるか否
かの判断が可能である。

次に、このようなテスト回路を持ったマイクロプロセッ
サの演算器７のセルフテストプログラムの一例を第７図
に、その処理手順を示すフローチャートを第８図に示す
。

このセルフテストプログラムは、第８図（ａｌに示す如
く、二重ループを使用することにより、より小数の命令
にて多くのテストが行えるように構成されている。

第８回出）はモジュール１の処理手順を示すフローチャ
ートである。

まず最初に、ングネチ中レジスタ１９中の擬似乱数発生
器から演算部入力レジスタ（ＲＯ）３．　（Ｒ１）４へ
疑似乱数をセントして演算を実行し、その演算結果をシ
グネチャレジスタ１９中のデータ圧縮器へ転送し圧縮を
行うと同時に、−演算毎にフラグレジスタ（ＰＲ）３２
の内容をチエツクし、またフラグレジスタ（ＦＲ）　３
２の内容に応じた条件ジャンプのテストも第８図（ｄ）
に示すモジュール３にて行っている。

このルーチンでは、−人力演算と二人力演算とを組合わ
せる事によりテストプログラムステップ数の削減を図っ
ている。

第８図（Ｃ１はモジュール２の処理手順を示すフローチ
ャートである。

このモジュール２はモジュール１の変形であって、フラ
グレジスタ（ＰＲ）３２中に格納されている前命令のキ
ャリーを受けて演算を行い、シグネチャレジスタ１９中
のデータ圧縮器へデータを転送するルーチンである。

第８図では３種類の演算という表現で演算命令を代表さ
せたが、第５図における演算部７で実行可能な総ての演
算に対して、つまり第８図ｔｃ＋に示されているＡＬ、
ＩＪフィールドの各演算ＮＯＰ、　［ＮＶ、　ＡＢＳＳ
ＧＮ　　ＡＤＤ　　ＳＯＢ、　ＭＡＸ、　ＭＩＮ、　Ｔ
ＨＲ，ＸＦＴ、　ＦＸＴ、　５ＲＩＳＬＩ　　　ＳＬ２
．　　ＳＬ４．　　ＳＬ８　　　ＡＮＤ、　　ＯＲ，Ｅ
ＯＲ，ＮＯＴ、　　ＭＡＤＥＳＢ　　ＩＭＵＬ、　ＩＡ
ＤＤ、　ｌ５ＵＢ、　ＩＡＤＣ，ｌ５ＢＢ、　ＡＳＲｌ
、　ＡＳＲ２ＡＳＲ４，ＡＳＲ８の総てを行っている。

これらのモジュールを組合せて一つのプログラムとして
表現したものが第７図に示されているプログラムである
。このプログラムは約１２０ワードという少ないワード
数で構成されている。

第９図は、第７図に示すセルフテストプログラムが第５
図の内蔵命令ＲＯＭＩＩのメモリ空間上にどの様に構成
されているかを示す模式図である。

このようなメモリ空間の構成を採ることにより、通常モ
ードでは“ｏｏｏｏ、”番地をスタートアドレスとする
ユーザプログラムが実行される。しかし、セルフテスト
を実行する場合にはセルフテストモードとしてのリセッ
ト機能を用いて上述の任意のアドレスからリセントスタ
ート可能なりセント処理を利用することにより、上述の
ようなセルフテストが実行される。

〔発明が解決しようとする課題〕

上述のような従来のマイクロプロセッサでは、セルフテ
ストによりシグネチャ圧縮した最終結果のみにてテスト
結果を判断しているので、テストを実行したマイクロプ
ロセッサの演算器が正常であるか否かの判断のみ可能で
あり、マイクロプロセッサの演算器のいずれの部分が不
良であるのかの特定が出来ないという問題がある。

本発明はこのような事情に鑑みてなされたものであり、
セルフテストの実行を任意のタイミングにおいて中断し
てデバッグプログラムを実行し、レジスタあるいはリセ
ット機能により初期化されるフラグ等の内容をマイクロ
プロセッサ外部へ読出すことにより、テストの途中結果
を特定し、マイクロプロセッサのセルフテスト実行中の
動作状態を把握可能としたマイクロプロセッサの提供を
目的とする。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、内蔵されている命令１
１０Ｍと、この命令１？ＯＭに格納されているテストプ
ログラムの実行に伴って値を記憶し、全体のリセット時
には初期化される記憶手段とを備え、テストプログラム
実行中に記憶手段に記憶されている値を外部へ読出すた
めの別のプログラムを命令ＲＯＭに格納し、このプログ
ラムを実行させるための信号を入力する信号入力端子を
備えている。

〔作用〕

本発明のマイクロプロセッサでは、命令ＲＯＭに格納さ
れているテストプログラムの実行中の任意の時点の記憶
手段の記憶値が外部へ読出されるので、この値に基づい
てデバッグが容易に行える。

〔実施例〕

以下、本発明をその実施例を示す図面を参照して詳述す
る。

第１図において、参照符号１はアドレス演算部（ＡＡＵ
）であり、詳細は後述するが入力側はＰバス２３に接続
されている。

２はピント長２４．ワード長５１２（２４ビツト×５１
２ワード）の内Ｒ２ポートデータＲＡ−であり、データ
読出しのためのボートを２系統備えている他、上述のア
ドレス演算部（ＡＡＵ）１及びＤバス２４と接続されて
いる。

３は第１の演夏部入力レジスタ（ＲＯ）、　　４は第２
の演算部入力レジスタ（Ｒ１）であり、データＲＡＭ２
の各データ読出しボートがそれぞれの入力側に接続され
ている他、Ｄバス２４とも接続されている。

５は乗算器（ＩＭＰＩ、）であり詳細は後述するが、演
算部入力レジスタ（ＲＯ）　３及び（Ｒ１）　４の出力
を入力して乗算する。

７は演算器（ＦＡＬＵ）であり詳細は後述するが、演算
部入力レジスタ（ＲＯ）　３　、　（Ｒ１）　４及び乗
算器出力レジスタＣＭＲ）　６の出力が入力される他、
Ｄバス２４とも接続されている。

８はアキュムレータ（ＡＣＣ）であり、主として演算器
７による演夏結果を保持する。

９は８レベルのスタックであり、プログラムカウンタ（
ＰＣ）１０の値（プログラムカウンタ値）を必要に応し
て保持する。

プログラムカウンタ（ＰＣ）　ＩＱは、次にフヱソチす
べき命令の命令メモリ、具体的には後述する内蔵命令Ｒ
ＯＭＩＩにおけるアドレスを順次計数する。

内蔵命令ＲＯＭＩＩ　は３２ピントｘ４にワードの容量
であり、プログラムカウンタ１０から与えられるプログ
ラムカウンタ値に対応するアドレスに記憶している命令
を出力する。

１２は３２ピント×６４ワードの命令とデータとの内蔵
共有メモリ（ＣＲＡＭ）である、この共有メモリ１２に
格納されている値はデータワードとしても命令ワードと
しても使用することが可能である。

１５はこのマイクロプロセッサ内部の動作モードを設定
するコントロールレジスタであす、リセ。

ト処理により初期化される。このコントロールレジスタ
１５は入力側がＰバス２３に、出力側がＤバス２４にそ
れぞれ接続されている。

Ｉ６はダイレクトメモリアクセスコントローラ（ＤＭＡ
）、　　１７はシリアルＩ１０インク７ｚイ、２．　（
Ｓｔｌｏ）１８はデータレジスタ（ＤＲ）、　１９はシ
グネチャレジスタである。

２０は割込みコントローラ、２１はクロック／リセット
信号発生回路（ＣＬＫ／Ｒ５Ｔ）　、　２２はクロ、ク
ブリスケーラ（ＣＰＲ）である。

２３は命令によりレジスタに即値を入力するＰバス、２
４は各レジスタ（参照符号３．４．８．１７．１８゜１
９）等の間、あるいは内蔵ＲＡＭ　（参照符号２．１２
）間でデータの送受を行うＤバス、２５はダイレクトメ
モリアクセス時にダイレクトメモリアクセスコントロー
ラ１６により制御されてシリアルＩ１０インタフェイス
１７と外部メモリとの間でのデータ転送を制御するＳバ
スである。

２６は第１割込み入力ビン（ＩＮＴＩ）、　２７は第２
割込み入力ピン（ＩＮＴ２）、　２８はテストモード設
定のためのテストピン（ＴＥＳＴ）、　２９は後述する
ＩＩＡモード設定のためのＩＩＡピンである。

３０は２４ピント長のデータ入出力端子であり、前述の
レジスタ１８．１９、Ｄバス２４及びＳバス２５と外部
データメモリ　（図示せず）との間でのデータ転送に使
用される。

３２はフラグレジスタ（ＰＲ）であり、演算器７の演算
結果、各入力端子のレベルあるいはこのマイクロプロセ
ッサの内部動作モードを示す、このフラグレジスタ（Ｐ
Ｒ）３２は上述のリセット信号（ＮＲＥＳＥＴ）が入力
された際のリセット処理により初期化される。

以上の構成は基本的には従来例として前述した本願発明
者らの出願に係る特願昭６３−３３２２５０号の発明と
同一である。

参照符号３３はクロック信号（ＣＬＫ）入力端子であり
、本発明のマイクロプロセッサはこのクロック信号入力
端子３３から入力されるクロック信号ＣＬＫに同期して
動作する。

参照符号３４はマスク不可割込み信号（ＮＭＩ）入力端
子であり、本発明のマイクロプロセッサがリセット処理
中以外の状態においてこのマスク不可割込み信号入力端
子３４への入力信号であるマスク不可割込み信号ＮＭＩ
がアクティブになると、命令空間の特定番地がサブルー
チンコールされる。

なお本発明のマイクロプロセッサにおいては、上述の各
構成部分の内の前述の従来と同一の参照符号を有する各
部分の構成、動作、命令フォーマント及び演算器７のセ
ルフテストプログラム等は従来例と全く同一であるので
説明を省略する。

第２図は、第１図に示されたマイクロプロセッサのセル
フテストの実行中においてセルフテストを中断し、中断
時点のフラグレジスタ（ＦＲ）３２の内容をマイクロプ
ロセッサ外部へ読出すために必要な処理手順を示すフロ
ーチャートである。

まずステップＳｌにおいて、任意のアドレスからプログ
ラムの実行を開始するためのリセット処理を利用してセ
ルフテストプログラムをリセットスタートさせる。

次にステップＳ２において、マイクロプロセッサの動作
モードをセルフテストモードに設定し、シグネチャレジ
スタ１９を用いたセルフテストの実行を開始させる。

ステップＳ３においては、セルフテストを中断する条件
になるまでセルフテストの実行を継続させる。

ステップＳ４において、セルフテストを中断させるため
に、マスク不可割込み信号入力端子３４へ入力されてい
るマスク不可割込み信号ＮＭＩをアクティブに設定して
デバッグプログラムを起動する。

ステップＳ５において、マイクロプロセッサの動作モー
ドをＰＥＥＰモードに設定してＤバス２４を用いた転送
のデータがそのままデータ入出力端子３０から出力され
るようにする。

ステップＳ６において、デバッグプログラムの実行によ
りフラグレジスタ（ＰＲ）３２をＤバス２４を用いたバ
ス転送のソースレジスタに設定する命令を実行し、フラ
グレジスタ（ＰＲ）　３２の値をマイクロプロセッサの
外部へ読出す。

このような操作を行うためのデバッグプログラムの例を
第３図に、またその処理手順を示すフローチャートを第
４図にそれぞれ示す。

第４図のステップ３１１において、マスク不可割込み実
行時のサブルーチンコールアドレスにあるデバッグプロ
グラムへのジャンプ命令が実行される。そしてステップ
Ｓ１２において、Ｄバス２４を使用したバス転送のソー
スレジスタとしてデータレジスタ１８を使用した命令が
実行される。

第３図において、ラベル“ＮＭＩＡＤＤ：”はマスク不
可割込み実行時のサブルーチンコールアドレスヲ示し、
またラベル“ＤＥＢＡＧ　：”はデバッグプログラムの
スタートアドレスを示す。

なお、上述のデバッグプログラムにおいて、フラグレジ
スタ（ＰＲ）　３２の他にマイクロプロセッサの他の記
憶手段の内容をマイクロプロセッサ外部へ出力するため
の命令を付加してもよいことは言うまでもない。

また、上述のデバッグプログラムを、マイクロプロセッ
サのリセット処理において初期化される記憶手段の内容
を初期化されないマイクロプロセッサ内部の記憶手段に
転送する命令にて構成し、またその初期化されない記憶
手段の内容をマイクロプロセッサ外部へ読出すプログラ
ムを更に内蔵命令ＲＯＭ中に備え、そのプログラムを任
意のアドレスから実行開始するリセット処理を用いて実
行するようにしてもよい。

更にまた、セルフテストプログラムの中断のタイミング
を決定するために、セルフテストの実行時にデータ入出
力端子３０から出力されているシグネチャ圧縮の中間結
果を利用することも可能である。

また更に、マスク不可割込み信号ＮＭＩ以外の制御信号
の内でセルフテストプログラムにおいては用いられてい
ない制御信号を用いてセルフテストを中断するような構
成も可能である。

〔発明の効果〕

以上に詳述した如く本発明によれば、数ワード程度の小
数のデバッグプログラムによりマイクロプロセッサのセ
ルフテストの結果に異常があった場合の原因究明に必要
な内部記憶手段が保持しているデータをマイクロプロセ
ッサの外部へ容易に読出すことが可能になるので、マイ
クロプロセッサの開発段階における不良原因の特定が迅
速且つ容易に行え、マイクロプロセンサの開発に要する
時間を短縮することが可能になる。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの構成を示す
ブロック図、第２図はその演算器のセルフテスト中にデ
バッグプログラムを動作させるための手順を示すフロー
チャート、第３図は本発明のマイクロプロセッサの内蔵
命令ＲＯＭに格納されているデバッグプログラムのリス
トの一例を示す模式図、第４図はその動作手順を示すフ
ローチャート、第５図はセルフテスト機能を有する従来
のマイクロプロセッサの一構成例を示すブロック図、第
６図は第１図にその構成を示した本発明のマイクロプロ
セッサ及び第５図にその構成を示した従来のマイクロプ
ロセッサに共通して備えられている命令フォーマントを
示す模式図、第７図は第１図にその構成を示した本発明
のマイクロプロセッサ及び第５図にその構成を示した従
来のマイクロプロセッサに共通して備えられている内蔵
命令ＲＯ門に格納されているセルフテストプログラムの
リストの一例を示す模式図、第８図はその動作手順を示
すフローチャート、第９図は第１図にその構成を示した
本発明のマイクロプロセッサ及び第５図にその構成を示
した従来のマイクロプロセッサに共通して備えられてい
る内蔵命令ＲＯＭの命令メモリ空間を示す模式図である
。２・・・内蔵データＲＡ？Ｉ　　７・・・演算器　　１
１・・・内蔵命令ＲＯＭ　　１９・・・シグネチャレジ
スタ　　２０・・・割込みコントローラ　　２６・・・
第１割込み入力ピン２７・・・第２割込み人力ピン　　
２８・・・ＴＥＳＴモード設定信号入力端子　　３０・
・・データ入出力端子　　３１・・・リセット信号入力
端子　　３２・・・フラグレジスタ３４・・・マスク不
可割込み信号入力端子なお、図中、同一符号は同一、又
は相当部分を示す。

Claims

【特許請求の範囲】

（１）演算器と、該演算器のテストのための疑似乱数発生器及びデータ圧縮器と、プログラムを構成する複数の命令が格納された命令ＲＯＭと、前記擬似乱数発生器及びデータ圧縮器を使用することが可能なモードを設定するための信号を入力
するための第１入力端子と、前記モードが設定されている場合に、前記データ圧縮器の出力を又は前記データ圧縮器の出力とそ
の期待値との比較結果を外部へ出力する第１出力端子と
を備え、前記モード下において、特定のデータ又は前記擬似乱数発生器から出力される擬似乱数を前記演算
器へ入力し、その演算結果を前記データ圧縮器へ入力す
る一連の処理を実行する第１プログラムを前記命令ＲＯ
Ｍに格納してあるマイクロプロセッサにおいて、リセット処理により初期化され、前記第１プログラムの実行に伴って値を記憶する記憶手段と、該記憶手段の記憶内容を外部へ出力するための第２出力端子と、第２入力端子とを備え、前記第１プログラム実行中に前記第２入力端子から所定の信号が入力された場合に前記第１プログ
ラムの実行を中断して前記記憶手段の記憶内容を前記第
２出力端子を介して外部へ出力させる第２プログラムを
前記命令ＲＯＭに格納してあることを特徴とするマイク
ロプロセッサ。