JPH01114957A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01114957A JPH01114957A JP62274069A JP27406987A JPH01114957A JP H01114957 A JPH01114957 A JP H01114957A JP 62274069 A JP62274069 A JP 62274069A JP 27406987 A JP27406987 A JP 27406987A JP H01114957 A JPH01114957 A JP H01114957A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- read
- address
- lsi
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 238000013144 data compression Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 1
- 238000003745 diagnosis Methods 0.000 abstract description 8
- 229920000747 poly(lactic acid) Polymers 0.000 description 9
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000003739 neck Anatomy 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に読出しアドレス情報
でアクセスされる読出し専用記憶装置をＬＳＩの集積度
が向上するにつれて１つのＬＳＩ中に多くの機能が実装
されるようになってきたが、ＬＳＩチップの集積度が著
しく向上するのに対し、ＬＳＩの入出力端子であるピン
数はさほど増加しないため、いわゆるビンネックと呼ば
れる状況が発生している。
でアクセスされる読出し専用記憶装置をＬＳＩの集積度
が向上するにつれて１つのＬＳＩ中に多くの機能が実装
されるようになってきたが、ＬＳＩチップの集積度が著
しく向上するのに対し、ＬＳＩの入出力端子であるピン
数はさほど増加しないため、いわゆるビンネックと呼ば
れる状況が発生している。
ＬＳＩ中の機能ブロックとしてＲＯＭやＰＬＡなどが取
込まれる場合、ＬＳＩの集積度が向上してＲＯＭやＰＬ
Ａ以外のロジックが増加するにつれて、ＲＯＭやＰＬＡ
だけをＬＳＩの外から制御してデータの正当性をチエツ
クすることが困難なケースが出るようになってきている
。
込まれる場合、ＬＳＩの集積度が向上してＲＯＭやＰＬ
Ａ以外のロジックが増加するにつれて、ＲＯＭやＰＬＡ
だけをＬＳＩの外から制御してデータの正当性をチエツ
クすることが困難なケースが出るようになってきている
。
こうしたＬ’Ｓ Ｉを使用してシステムを構築する場合
、ＬＳＩ中のＲＯＭやＰＬＡのデータが何らかの原因で
破壊されても、それを検知することが難しいために、シ
ステム運用中の障害が発生するまで故障が明らかになら
ないという欠点がある。
、ＬＳＩ中のＲＯＭやＰＬＡのデータが何らかの原因で
破壊されても、それを検知することが難しいために、シ
ステム運用中の障害が発生するまで故障が明らかになら
ないという欠点がある。
発明の目的
そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とすることろは、ＬＳＩ
に内蔵されたＲＯＭやＰＬＡ等の診断を、ＬＳＩの外部
から制御せずに内部にて制御するようにすることにより
、ＬＳＩのピン数を増大することなく、これ等ＲＯＭ、
ＰＬＡの診断を可能とした情報処理装置を提供すること
にある。
されたものであって、その目的とすることろは、ＬＳＩ
に内蔵されたＲＯＭやＰＬＡ等の診断を、ＬＳＩの外部
から制御せずに内部にて制御するようにすることにより
、ＬＳＩのピン数を増大することなく、これ等ＲＯＭ、
ＰＬＡの診断を可能とした情報処理装置を提供すること
にある。
−」Ｊす１處
本発明によれば、読出しアドレスによりアクセスされる
読出し専用記憶手段の記憶情報を診断するｉ能を有する
情報処理装置であって、起動信号に応答して前記読出し
アドレスを前記読出し専用記憶手段のアドレスの初ｌｌ
１ｌｌから最終値まで順次歩進せしめるアドレス制御手
段と、前記読出しアドレスに夫々対応して読出された読
出し情報を順次一定のアルゴリズムに従って圧縮するデ
ータ圧縮手段と、前記読出しアドレスの最終値に対応す
る前記データ圧縮手段による出力情報と予め定められた
所定情報とを比較する比較手段とを含み、この比較結果
により前記読出し専用記憶手段の記憶情報を診断するよ
うにしたことを特徴とする情報処理装置が得られる。
読出し専用記憶手段の記憶情報を診断するｉ能を有する
情報処理装置であって、起動信号に応答して前記読出し
アドレスを前記読出し専用記憶手段のアドレスの初ｌｌ
１ｌｌから最終値まで順次歩進せしめるアドレス制御手
段と、前記読出しアドレスに夫々対応して読出された読
出し情報を順次一定のアルゴリズムに従って圧縮するデ
ータ圧縮手段と、前記読出しアドレスの最終値に対応す
る前記データ圧縮手段による出力情報と予め定められた
所定情報とを比較する比較手段とを含み、この比較結果
により前記読出し専用記憶手段の記憶情報を診断するよ
うにしたことを特徴とする情報処理装置が得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例を示すブロック図である。
図において、１はＬＳＩ、２は入力端子、３は出力端子
、４は表示ランプ、５はマイクロプログラム実行制御回
路、１１はアドレスカウンタ、１２はシーケンサ、１３
はＲＯＭ、１４は演算器、１５はレジスタ、１６は比較
器である。
、４は表示ランプ、５はマイクロプログラム実行制御回
路、１１はアドレスカウンタ、１２はシーケンサ、１３
はＲＯＭ、１４は演算器、１５はレジスタ、１６は比較
器である。
本実施例の情報処理装置はマイクロプログラム実行制御
回路５のｕＩ ｔｌｌによりマイクロプログラムが実行
され通常の処理を行なうようになっている。
回路５のｕＩ ｔｌｌによりマイクロプログラムが実行
され通常の処理を行なうようになっている。
システム立上げ時には外部ロジック（図示せず）より入
力端子２を介してＲＯＭ診断の起動信号がシーケンサ１
２へ送られる。シーケンサ１２はアドレスカウンタ１１
の値をオール零から順次インクリメントしていく。アド
レスカウンタ１１がそのとりうる最大値に達した時点で
、シーケンサ１２は比較器１６に対してインクリメント
完了信号を送る。
力端子２を介してＲＯＭ診断の起動信号がシーケンサ１
２へ送られる。シーケンサ１２はアドレスカウンタ１１
の値をオール零から順次インクリメントしていく。アド
レスカウンタ１１がそのとりうる最大値に達した時点で
、シーケンサ１２は比較器１６に対してインクリメント
完了信号を送る。
アドレスカウンタ１１の内容はＲＯＭ１３のアドレスと
してこのＲＯＭ１３へ送られる。このアドレスでアクセ
スされたＲＯＭ１３のデータは演算器１４に送られる。
してこのＲＯＭ１３へ送られる。このアドレスでアクセ
スされたＲＯＭ１３のデータは演算器１４に送られる。
演算器１４は２人力の排他論理和（Ｅｘｃｌｕｓｉｖｅ
ＯＲ）の演算を実行する。レジスタ１５は初期状態が
オール零であり、ＲＯＭ１３からのデータが読出される
たびに、レジスタ１５の値と読出しデータの値とが演算
器１４にて排他的論理和演算され、レジスタ１５に格納
される。
ＯＲ）の演算を実行する。レジスタ１５は初期状態が
オール零であり、ＲＯＭ１３からのデータが読出される
たびに、レジスタ１５の値と読出しデータの値とが演算
器１４にて排他的論理和演算され、レジスタ１５に格納
される。
すなわち、演算器１４とレジスタ１５とにより読出しデ
ータの圧縮を行なう圧縮器が構成されていることになる
。
ータの圧縮を行なう圧縮器が構成されていることになる
。
比較器１６はレジスタ１５の出力を一定の固定値と比較
するものであり、ＲＯＭ１３の内容が正しければシーケ
ンサ１２からインクリメント完了信号が送られた時点、
すなわち、テストすべき全データの読出しが完了した時
点で、レジスタ１５の値と先の固定値とは一致するよう
になっている。
するものであり、ＲＯＭ１３の内容が正しければシーケ
ンサ１２からインクリメント完了信号が送られた時点、
すなわち、テストすべき全データの読出しが完了した時
点で、レジスタ１５の値と先の固定値とは一致するよう
になっている。
一致した場合、出力端子３からはテスト終了と一致信号
が送出され、マイクロプログラム実行制御回路 を開始させる。ＲＯＭ内容が不正の場合、出力端子３か
らはテスト終了と不一致信号が送出され、マイクロプロ
グラム実行制御部５はマイクロプログラムの動作起動を
抑止するとともに、表示ランプ４が点灯し異常状態であ
ることが表示される。
が送出され、マイクロプログラム実行制御回路 を開始させる。ＲＯＭ内容が不正の場合、出力端子３か
らはテスト終了と不一致信号が送出され、マイクロプロ
グラム実行制御部５はマイクロプログラムの動作起動を
抑止するとともに、表示ランプ４が点灯し異常状態であ
ることが表示される。
本実施例においては、１をＬＳＩ全体としているが、こ
れをＬＳＩの１ブロツクであるとみることもできる。こ
の場合、入力端子２、出力端子３はＬＳＩ内の他のブロ
ックへの端子と考えることができる。またマイクロプロ
グラム実行制御部５がＬＳＩ内に実装されている場合で
も、本発明が適用できる。さらに本実施例では、ＲＯＭ
について記述しているが、アドレスによってアクセスさ
れる読出し専用記憶保持手段であれば、本発明の適用範
囲であることは自明である。
れをＬＳＩの１ブロツクであるとみることもできる。こ
の場合、入力端子２、出力端子３はＬＳＩ内の他のブロ
ックへの端子と考えることができる。またマイクロプロ
グラム実行制御部５がＬＳＩ内に実装されている場合で
も、本発明が適用できる。さらに本実施例では、ＲＯＭ
について記述しているが、アドレスによってアクセスさ
れる読出し専用記憶保持手段であれば、本発明の適用範
囲であることは自明である。
また、アクセスデータの圧縮については、排他的論理和
演算器１４とレジスタ１５とにより実現しているが、こ
れに限らず所定のアルゴリズムに従ってデータ圧縮を行
なうようにすれば良いものである。
演算器１４とレジスタ１５とにより実現しているが、こ
れに限らず所定のアルゴリズムに従ってデータ圧縮を行
なうようにすれば良いものである。
発明の詳細
な説明したように、本発明によれば、ＬＳＩの内部に取
込まれたＲＯＭ、ＰＬＡなどの診断をＬＳＩの外部から
ＲＯＭ、ＰＬＡなどを直接制御する方法を取らずに行な
うことができるので、診断のためにピン数を十分用意で
きないＬＳＩ内部のＲＯＭ、ＰＬＡなどの起動前診断が
実行できると共に、こうしたＬＳＩを使用したシステム
でも故障の有無をシステムの通常運用に入る前に知るこ
とができるという効果がある。また、診断のために多く
のビンを用意する必要がなくなるため、ＬＳＩのピンネ
ックを解消するという効果がある。
込まれたＲＯＭ、ＰＬＡなどの診断をＬＳＩの外部から
ＲＯＭ、ＰＬＡなどを直接制御する方法を取らずに行な
うことができるので、診断のためにピン数を十分用意で
きないＬＳＩ内部のＲＯＭ、ＰＬＡなどの起動前診断が
実行できると共に、こうしたＬＳＩを使用したシステム
でも故障の有無をシステムの通常運用に入る前に知るこ
とができるという効果がある。また、診断のために多く
のビンを用意する必要がなくなるため、ＬＳＩのピンネ
ックを解消するという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１１・・・・・・アドレスカウンタ
１２・・・・・・シーケンサ
１３・・・・・・ＲＯＭ
１４・・・・・・演算器
１５・・・・・・レジスタ
１６・・・・・・比較器
Claims (1)
- 読出しアドレスによりアクセスされる読出し専用記憶手
段の記憶情報を診断する機能を有する情報処理装置であ
つて、起動信号に応答して前記読出しアドレスを前記読
出し専用記憶手段のアドレスの初期値から最終値まで順
次歩進せしめるアドレス制御手段と、前記読出しアドレ
スに夫々対応して読出された読出し情報を順次一定のア
ルゴリズムに従って圧縮するデータ圧縮手段と、前記読
出しアドレスの最終値に対応する前記データ圧縮手段に
よる出力情報と予め定められた所定情報とを比較する比
較手段とを含み、この比較結果により前記読出し専用記
憶手段の記憶情報を診断するようにしたことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274069A JPH01114957A (ja) | 1987-10-29 | 1987-10-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274069A JPH01114957A (ja) | 1987-10-29 | 1987-10-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114957A true JPH01114957A (ja) | 1989-05-08 |
Family
ID=17536538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274069A Pending JPH01114957A (ja) | 1987-10-29 | 1987-10-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540703A (ja) * | 1991-01-16 | 1993-02-19 | Mitsubishi Electric Corp | マイクロプロセツサ |
-
1987
- 1987-10-29 JP JP62274069A patent/JPH01114957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540703A (ja) * | 1991-01-16 | 1993-02-19 | Mitsubishi Electric Corp | マイクロプロセツサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4433413A (en) | Built-in apparatus and method for testing a microprocessor system | |
| US5638382A (en) | Built-in self test function for a processor including intermediate test results | |
| EP0127440A2 (en) | Integrated circuit device incorporating a data processing unit and a ROM storing applications program therein | |
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| EP0939427A1 (en) | Rotary anode for X-ray tube comprising a Mo-containing layer and a W-containing layer laminated to each other and method of producing the same | |
| US5428623A (en) | Scannable interface to nonscannable microprocessor | |
| CN115144730A (zh) | 一种芯片内部电路老化检测方法及检测电路 | |
| US6421810B1 (en) | Scalable parallel test bus and testing method | |
| JPH1069396A (ja) | チップ検査システム及び制御装置 | |
| JP3605997B2 (ja) | 半導体装置 | |
| JP2853381B2 (ja) | 半導体集積回路 | |
| JPH05151017A (ja) | マイクロコンピユータ | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JP2003288215A (ja) | 情報処理装置 | |
| JPH0950384A (ja) | マイクロコンピュータ | |
| JP2944729B2 (ja) | リモートチヤネル装置 | |
| JPH0248740A (ja) | Ｌｓｉのテスト法 | |
| JPH06266576A (ja) | 半導体集積回路 | |
| JP2001133516A (ja) | 半導体テスト回路 | |
| JPH08152459A (ja) | 半導体装置及びその試験方法 | |
| JP2004302727A (ja) | Ｆｐｇａの動作チェック方式 | |
| JPH09146851A (ja) | キャッシュ・メモリ診断方法 | |
| JPH0429075A (ja) | 半導体集積回路装置 | |
| JPH04246738A (ja) | マイクロコンピュータのテスト回路 | |
| JPS592050B2 (ja) | 信号母線障害検出方式 |