JPH0540836A

JPH0540836A - シングルチツプマイクロコンピユータ

Info

Publication number: JPH0540836A
Application number: JP3193356A
Authority: JP
Inventors: Hiroaki Andou; 洋章安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-08-02
Filing date: 1991-08-02
Publication date: 1993-02-19

Abstract

(57)【要約】【構成】ＰＲＯＭ記憶情報のチップ外部への出力の禁止
設定を行なうＰＲＯＭセルと、このＰＲＯＭの記憶情報
とチップ外部からの入力情報の一致判定をする比較回路
と、ＰＲＯＭセルによりＰＲＯＭ記憶情報の外部への出
力を禁止した時比較回路の出力信号をチップ外部へ出力
する手段とを有する。【効果】ＰＲＯＭの読み出し禁止設定後においてもＰＲ
ＯＭ記憶情報を知る者であれば、ＰＲＯＭに記憶したプ
ログラム情報のテストが容易に行え、且つプログラム記
憶情報の機密性が保持できるという効果を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シングルチップマイク
ロコンピュータに関し、特にＰＲＯＭを内蔵するシング
ルチップマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、プログラム情報を記憶するＰＲＯ
Ｍ内蔵のシングルチップマイクロコンピュータは、ＰＲ
ＯＭライタにより記憶情報の書き込みを行なう。従って
同じＰＲＯＭライタを用いれば、第３者が容易にＰＲＯ
Ｍ記憶情報を読み出せるため、機密保護の点で問題があ
った。

【０００３】特に、ＯＴＰ版（１度のみプログラムの書
き込みが可能なＰＲＯＭを内蔵した製品）では、メーカ
がユーザーに対するプログラムの書き込みサービスを行
なうことが多く、メーカーはＰＲＯＭに格納したユーザ
プログラム情報を保証するためのテストと機密情報の保
護を要求される。

【０００４】ここで、ＰＲＯＭ内蔵シングルチップマイ
クロコンピュータのＰＲＯＭ記憶情報の機密保護機能
（以下セキュリティ機能と記す。）について特開昭６２
−１９４５６５号公報で、ＰＲＯＭ記憶情報を読み出せ
なくする手段が提案されている。

【０００５】上述の特許記載のシングルチップマイクロ
コンピュータは、アドレスデータバスで接続された、Ｃ
ＰＵ（中央処理装置）とＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰｒｏｇｒａｍａｂｌｅＲＯＭ）とＥＰＲＯＭ制御回
路と保護回路と、ＥＰＲＯＭセルによるアドレスマッピ
ングした保護ビットと、入出力ポートにより構成されて
いる。

【０００６】かかるシングルチップマイクロコンピュー
タでは、ＰＲＯＭライタによりプログラム情報をＥＰＲ
ＯＭに書き込んだ後、特定アドレスにマッピングされた
保護ビットに対し、保護回路を動作してデータを書き込
ませており、保護ビットが書き込まれると、その出力信
号によりＥＰＲＯＭ制御回路が動作して、ＥＰＲＯＭを
制御し、ＥＰＲＯＭ記憶情報をデータバスに出力するこ
とを禁止している。ここで保護ビットは、ＥＰＲＯＭに
より構成しているため、１度データを書き込むと、デー
タの変更が不可能であり、従ってＰＲＯＭデータの読み
出しも不能になる。

【０００７】上述のセキュリティ機能を有するＯＴＰ版
において、プログラムの書き込みサービスを行なう場
合、書き込みデータのテストが必要であるため、プログ
ラムの書き込み工程後の読み出し禁止工程（保護ビット
への書き込み）は、テスト後の別工程で行なわねばなら
ない。

【０００８】従って保護ビットへの書き込み工程が増加
するため、作業効率が悪く、コスト高となる。また、読
み出し禁止設定以後の不具合に関しては、解析が全く不
可能である。

【０００９】すなわち、従来のセキュリティ機能を有す
るＰＲＯＭ内蔵のシングルチップマイクロコンピュータ
は、一度読み出し禁止設定を行なうと、ＰＲＯＭ記憶情
報をチップ外部へ出力できない構成となっていた。

【００１０】

【発明が解決しようとする課題】上述した従来のセキュ
リティ機能を有するＰＲＯＭ内蔵のシングルチップマイ
クロコンピュータは、一度ＰＲＯＭ記憶情報の読み出し
を禁止すると、それ以後、ＰＲＯＭ記憶情報のチップ外
部への出力を禁止する構成となっているため、読み出し
の禁止設定以後、たとえ不具合が発生した場合において
もＰＲＯＭ記憶情報のテストが不可能であり、従って解
析が行なえないという問題点があった。

【００１１】本発明の目的は、ＰＲＯＭ記憶情報の機密
性を保護しつつ、プログラム情報のテストが可能なシン
グルチップマイクロコンピュータを提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明は、ＰＲＯＭとＰ
ＲＯＭ記憶情報のチップ外部への出力の禁止設定を行な
うＰＲＯＭセルと、ＰＲＯＭ記憶情報とチップ外部から
の入力情報の一致判定をする比較回路と、ＰＲＯＭセル
によりＰＲＯＭ記憶情報の外部への出力を禁止した時、
比較回路の出力信号をチップ外部へ出力する手段を有し
ている。

【００１３】更に、判定部を付加し、ＰＲＯＭアドレス
を比較開始アドレスに初期設定した後、判定部が比較結
果の判定動作を開始し、比較結果が不一致の時その状態
を記憶し、ＰＲＯＭアドレスが比較終了アドレスになっ
た時判定部の出力信号をチップ外部へ出力する手段を有
している。

【００１４】

【実施例】図１は、本発明の第１の実施例を示すブロッ
ク図である。本実施例のシングルチップマイクロコンピ
ュータは、ＰＲＯＭ動作モードにおいてＰＲＯＭ記憶情
報のチップ外部への出力を禁止している場合、外部から
入力する比較情報とＰＲＯＭに記憶したプログラム情報
を外部端子へ出力せずに、チップ内部で比較し、判定結
果のみを外部端子へ出力する特徴を有する点で従来と異
なる。以下、図１を参照し、第１の実施例のシングルチ
ップマイクロコンピュータの構成について説明する。

【００１５】シングルチップマイクロコンピュータ１０
０は、中央処理装置１３０（以下ＣＰＵと記す。）と、
周辺回路１４０と、ＰＲＯＭ部１１０と内部バス１２０
とにより構成する。内部バス１２０はＣＰＵ１３０と周
辺回路１４０とＰＲＯＭ部１１０を接続するアドレス・
データバスである。

【００１６】ＣＰＵ１３０は、ＰＲＯＭ部１１０に格納
したプログラムを内部バス１２０を介して読み込んでデ
コードし、シングルチップマイクロコンピュータ１００
を制御する。

【００１７】周辺回路１４０は、ＣＰＵ１３０の制御に
より各周辺動作を行なう。ＰＲＯＭ部１１０は、シング
ルチップマイクロコンピュータ１００の制御プログラム
を格納し、またモード信号１１１が“１”の時、Ｒ／Ｗ
信号１１２に基づいて、アドレスバス１１３の入力及び
データバス１１４の入出力及び判定信号１１５の出力を
制御する。

【００１８】モード端子１５０は、ＰＲＯＭ部１１０の
動作モードを設定するための外部端子である。モード端
子１５０に“１”を入力すると、モード信号１１１は
“１”となり、ＰＲＯＭ部１１０はＰＲＯＭ動作モード
に設定され“０”の時通常動作モードである。

【００１９】Ｒ／Ｗ信号入力端子１６０は、ＰＲＯＭ部
１１０がＰＲＯＭ動作モードの時、ＰＲＯＭに対する書
き込み及び読み出しを指定するための外部端子である。
Ｒ／Ｗ信号入力端子１６０に“１”を入力すると、Ｒ／
Ｗ信号１１２は“１”となり、ＰＲＯＭへの書き込みを
指定し、“０”を入力するとＲ／Ｗ信号１１２は“０”
となりＰＲＯＭの読み出しを指定する。

【００２０】アドレス入力端子１７０は、ＰＲＯＭ動作
モードに設定すると外部からＰＲＯＭ部１１０に対しア
ドレス情報をアドレスバス１１３を介して供給する外部
端子である。データ端子１８０は、ＰＲＯＭ動作モード
で読み出しを指定した時、チップ外部からＰＲＯＭ部１
１０に対し、プログラムデータ情報をデータバス１１４
を介して出力し、書き込みを指定した時プログラムデー
タ情報をデータバス１１４を介して入力する外部端子で
ある。判定信号出力端子１９０は、ＰＲＯＭ部１１０か
らチップ外部へ判定信号１１５を出力する外部端子であ
る。

【００２１】ＰＲＯＭ動作モード時、ＰＲＯＭ部１１０
は、ＣＰＵ１３０の介在なしに動作する。従ってシング
ルチップマイクロコンピュータ１００の動作説明は省略
し、ＰＲＯＭ動作モード時のＰＲＯＭ部１１０の構成及
び動作を図２を参照し説明する。

【００２２】図２は第１の実施例のＰＲＯＭ部のブロッ
ク図である。

【００２３】ＰＲＯＭ部１１０は、入出力制御部２００
と、ＰＲＯＭ２１０と比較部２２０とにより構成する。
入出力制御部２００は、モード信号１１１が“１”の時
アドレス入力端子１６０より入力したアドレス情報をア
ドレスバス１１３とアドレスバス２０１を介してＰＲＯ
Ｍ２１０に供給する。またモード信号１１１が“１”で
制御信号２１２が“１”の時、Ｒ／Ｗ信号１１２が
“０”であるとデータバス１１４を出力とし、ＰＲＯＭ
２１０記憶データをＰＲＯＭデータバス２１３とデータ
バス１１４を介してデータ端子１７０に出力し、Ｒ／Ｗ
信号１１２が“１”であるとデータバス１１４を入力と
し、データ端子１７０に入力するデータをデータバス１
１４とＰＲＯＭデータバス２１３を介してＰＲＯＭ２１
０に供給する。

【００２４】また、モード信号１１１が“１”で制御信
号２１２が“０”の時、Ｒ／Ｗ信号１１２にかかわら
ず、データバス１１４を入力に固定し、データ端子１８
０に入力するプログラムデータをデータバス１１４とデ
ータバス２０２を介して比較部２２０に供給する。なお
出力制御回路２００は、モード信号１１１が“０”の
時、アドレスバス１１３とアドレスバス２０１，データ
バス１１４とデータバス２０２とＰＲＯＭデータバス２
１３を切断し各バスをハイインピーダンス状態とする。
ＰＲＯＭ２１０は、モード信号１１１が“１”の時、Ｒ
／Ｗ信号１１２が“０”であると、アドレスバス２０１
を介して入力するアドレス情報により選択したメモリの
格納データをＰＲＯＭデータバス２１３を介して入出力
制御部２００と比較部２２０に出力する。

【００２５】Ｒ／Ｗ信号１１２が“１”であると、ＰＲ
ＯＭデータバス２１３介して入力するプログラムデータ
をアドレス情報により選択したメモリに格納する。

【００２６】また、ＰＲＯＭ２１０は、制御ビット２１
１の内容を制御信号２１２として入出力制御部２００に
出力する。制御ビット２１１は、ＰＲＯＭ２１０の任意
アドレスの任意ビットである。制御信号２１２は制御ビ
ット２１１が“１”の時、“１”となり制御ビット２１
１が“０”の時“０”となる。

【００２７】ここで本実施例では、制御ビット２１１を
ＰＲＯＭ２１０の任意アドレスの任意ビットにより説明
したが、特開昭６２−１９４５６５号公報に記載されて
いるように、１度状態を設定すると以後状態を変化でき
ない他の回路により構成することも可能である。そこ
で、比較部２２０の構成について図３を参照して説明す
る。図３は、比較部のブロック図である。

【００２８】比較部２２０は、比較回路３００〜３０７
と比較出力回路３２０により構成する。比較回路３００
〜３０７はＰＲＯＭ出力データＡ₀〜Ａ₇とプログラム
データＢ₀〜Ｂ₇を個々の入力として排他的論理和信号
３１０〜３１７を出力する。比較出力回路３２０は排他
的論理和信号３１０〜３１７を入力とし、論理和をと
り、判定信号１１５を出力する。判定信号１１５は、Ｐ
ＲＯＭ出力データとプログラムデータの１ビット以上が
不一致の時“１”となり全ビット一致の時“０”とな
る。

【００２９】次に第１の実施例のＰＲＯＭ記憶データの
比較動作について説明する。ＰＲＯＭ２１０と制御ビッ
ト２１１には、あらかじめＰＲＯＭライタによりプログ
ラム情報の書き込みを行なうため、まずプログラム情報
の書き込み動作について図２を参照して説明する。プロ
グラム情報の書き込み時外部からモード端子１５０に
“１”を入力し、Ｒ／Ｗ信号入力端子１６０に“１”を
入力する。

【００３０】モード信号１１１が“１”になることによ
り、アドレス入力端子１７０は、アドレスバス１１３と
アドレスバス２０１を介してＰＲＯＭ２１０に接続され
る。Ｒ／Ｗ信号１１２が“１”になることにより、デー
タバス１１４は入力となりデータ端子１８０は、データ
バス１１４とＰＲＯＭデータバス２１３を介してＰＲＯ
Ｍに接続される。またＰＲＯＭ２１０は書き込みモード
となる。

【００３１】まず、開始アドレスをアドレス入力端子１
７０により入力し、同時にプログラムデータをデータ端
子１８０に入力する。ＰＲＯＭ２１０は、開始アドレス
情報によりメモリセルを選択し、ＰＲＯＭデータバス２
１３上のプログラムデータを取り込んで記憶する。

【００３２】以降、アドレスを１番地ずつ増加させ、各
アドレスに対応するプログラムデータを終了アドレスに
なるまで順次入力することにより、プログラムを書き込
む。ここで制御ビット２１１は、（プログラム最終アド
レス＋１）アドレスの特定ビットであるとする。

【００３３】次に、（終了アドレス＋１）アドレスを書
き込む時、制御ビット２１１に対応するビットを“０”
として、書き込むことにより、プログラム情報の書き込
みを終了する。従って、ＰＲＯＭ記憶情報の読み出しが
禁止される。

【００３４】次に第１の実施例のＰＲＯＭ記憶データの
比較動作について、図４により説明する。図４は、第１
の実施例の比較判定動作を示すタイミングチャートであ
る。ここで比較判定動作を行なうため、あらかじめモー
ド端子１５０に“１”を入力する。制御ビット２１１が
“０”であることにより、データバス１１４は入力とな
り、データ端子１８０はデータバス１１４とデータバス
２０２を介して比較部２２０に接続される。

【００３５】まず、ＰＲＯＭ出力データとプログラムデ
ータが異なる場合の比較判定動作を説明する。チップ外
部よりアドレス入力端子１７０に比較開始アドレス情報
・アドレス１を入力する。ＰＲＯＭ２１０は、アドレス
１が指すメモリに格納されたデータ・データ１をＰＲＯ
Ｍデータバス２１３に出力する。

【００３６】同時に、データ端子１８０に比較するプロ
グラムデータ・データ１’を入力する。従ってデータ１
及びデータ１’は各々ＰＲＯＭデータバス２１３及びデ
ータバス２０２を介して比較部２２０に同タイミングで
供給される。比較部２２０はデータが不一致であること
により判定信号１１５を“１”にして、判定信号出力端
子１９０へ出力する。

【００３７】次にＰＲＯＭ出力データとプログラムデー
タが一致している場合の比較判定動作について説明す
る。外部より、アドレス入力端子１７０に開始アドレス
の次アドレス・アドレス２を入力する。ＰＲＯＭ２１０
は、アドレス２が指すメモリに格納されたデータ・デー
タ２をＰＲＯＭデータバス２１３に出力する。同時にデ
ータ端子１８０に次に比較するプログラムデータ・デー
タ２ａを入力する。

【００３８】従って、データ２及びデータ２ａは、各々
ＰＲＯＭデータバス２１３及びデータバス２０２を介し
て比較部２２０に同タイミングで供給される。比較部２
２０は、データが一致していることにより判定信号１１
５を“０”にして、判定信号出力端子１９０へ出力す
る。

【００３９】上述した様にチップ外部へＰＲＯＭ記憶情
報を出力せずに、チップ外部からアドレス情報と比較情
報をプログラムの開始アドレスから終了アドレスまで順
次変更して入力し、比較情報の入力タイミングに同期し
て判定信号出力端子１９０を観測することにより、ＰＲ
ＯＭ記憶情報を１アドレス毎に比較判定することが可能
である。

【００４０】すなわち、プログラム情報を知る者におい
ては、プログラム書き込み時に、読み出し禁止の設定
（セキュリティの確保）が成された後も、比較情報を外
部から入力することによりチップ内部でプログラム記憶
情報の検証が行なえるため、テストが可能である。また
本実施例では、外部から入力する比較情報毎に、比較結
果情報が得られるため、ＰＲＯＭ記憶情報の特定アドレ
スについてのみテストすることが可能である。従って、
テストの柔軟性を有するため、特定領域についてのテス
トでは、特定領域のみテストすることによりテスト時間
を短縮できる。

【００４１】第２の実施例１は、第１の実施例に対し、
ＰＲＯＭに記憶したプログラム情報の全情報について比
較した後に、判定結果を外部端子に出力する相違点を有
する。

【００４２】図５を参照して第２の実施例の構成及び動
作を説明する。図５は、本発明の第２の実施例のＰＲＯ
Ｍ部を示すブロック図である。本実施例は、第１の実施
例に対してアドレスデコーダ５００と開始信号５０１と
終了信号５０２と比較判定部５１０の判定部５２０と一
致終了信号５２３と不一致終了信号５２４と一致判定端
子５３０と不一致判定端子５４０が異なるのみであるた
め、相違点を中心に説明する。

【００４３】まず構成について説明する。アドレスデコ
ーダ５００は、開始信号５０１と終了信号５０２を判定
部５２０に出力する。開始信号５０１はプログラム開始
アドレスのデコード時に“１”となり、終了信号５０２
はプログラム終了アドレスのデコード時に“１”となる
信号である。比較判定部５１０は、ＰＲＯＭ出力データ
とチップ外部から入力するプログラムデータの比較判定
を行なう。

【００４４】判定部５２０は、開始信号５０１が“１”
になると判定信号１１５に基づいて判定動作を開始し、
終了信号５０２が“１”になると、判定動作を終了す
る。

【００４５】また、判定部５２０は判定結果が一致の時
一致終了信号５２３を“１”にして一致判定端子５３０
へ出力し、“不一致の時”不一致終了信号５２４を
“１”にして不一致判定端子５４０へ出力する。

【００４６】判定部５２０の構成について図６を参照し
て説明する。判定部５２０は、ＲＳフリップフロップ６
００と論理積回路６１０，６２０により構成する。ＲＳ
フリップフロップ６００は、開始信号５０１をセット入
力・判定信号１１５をリセット入力とし、出力信号Ｑ６
０１を論理積回路６１０に出力し、出力信号Ｑ６０２を
論理積回路６２０に出力する。

【００４７】出力信号Ｑ６０１は、開始信号５０１が
“１”の時“１”となり、判定信号１１５が“１”の時
“０”となる。出力信号Ｑ６０２は、出力信号Ｑ６０１
の相補信号である。論理積回路６１０は、出力信号Ｑ６
０１と終了信号５０２を入力とし、論理積をとり、一致
終了信号５２３を出力する。

【００４８】一致終了信号５２３は、終了信号５０２が
“１”で、出力信号Ｑ６０１が“１”である時“１”と
なる信号である。論理積回路６２０は、出力信号Ｑ６０
２と終了信号５０２を入力とし論理積をとり、不一致終
了信号５２４を出力する。不一致終了信号５２４は、終
了信号５０２が“１”で、出力信号Ｑ６０２が“１”で
ある時“１”となる信号である。

【００４９】次に第２の実施の比較判定動作について、
第１の実施例との相違点を中心に図５と図６により説明
する。第２の実施例は比較判定動作において、判定部５
２０による判定動作が異なるのみであるため、主に図６
を参照して説明する。

【００５０】図６は、判定部５２０のブロック図であ
る。ＰＲＯＭ２１０の書き込み動作及びＰＲＯＭ２１０
の初期状態及び入出力制御部２００の状態及びモード信
号１１１及びチップ外部からのアドレス情報・比較情報
の入力動作及び比較部２２０の比較動作は、第１の実施
例と同一であるため動作説明は省略する。

【００５１】まず、全アドレスにおいてＰＲＯＭ２１０
記憶データとプログラムデータが一致する場合について
述べる。アドレスデコーダ５００が開始アドレスをデコ
ードすることにより、開始信号５０１が“１”となる。
従って、ＲＳフリップフロップ６００がセットされ、出
力信号Ｑ６０１が“１”，出力信号Ｑ６０２が“０”と
なる。この時終了信号５０２が“０”であることによ
り、一致終了信号５２３と、不一致終了信号５２４が
“０”となる。

【００５２】判定信号１１５は、全アドレスにおいてＰ
ＲＯＭ出力データとプログラムデータが一致しているた
め常に“０”であり、ＲＳフリップフロップ６００は初
期状態を保持する。アドレスデコーダ５００が終了アド
レスをデコードすることにより終了信号５０２が“１”
になる。

【００５３】従って、論理積回路６１０の一致終了信号
５２３のみが“１”となる。

【００５４】次に、ＰＲＯＭ２１０記憶データとプログ
ラムデータが１アドレスについて、異なる場合について
述べる。上述した比較判定動作中において、ＰＲＯＭ出
力データとプログラムデータが異なることにより、判定
信号１１５が“１”となる。

【００５５】従って、ＲＳフリップフロップ６００はリ
セットされ、出力信号Ｑ６０１が“０”となり、出力信
号Ｑ６０２が“１”となる。以後、ＲＳフリップフロッ
プ６００は状態を保持する。アドレスデコーダ５００が
終了アドレスをデコードすることにより終了信号５０２
が“１”になる。

【００５６】従って、論理積回路６２０の不一致終了信
号５２４のみが“１”となる。

【００５７】上述した様に、不一致の判定結果を記憶
し、ＰＲＯＭに記憶したプログラム情報の全情報につい
て、チップ内部で比較判定後、その判定結果を一致信号
５２３を一致判定端子５３０に、また、不一致信号５２
４を不一致判定端子５４０に出力することでプログラム
の検証が可能となる。万が一、プログラム情報を知らな
い者がメモリ記憶情報を知ろうとする場合には入力する
比較情報の全ての組み合わせについて、試みる必要があ
り、その読み出しには、多大な時間を要する。

【００５８】例えば、ＰＲＯＭ内容の１語が８ビットで
ある場合、１語は２５６種の情報を持つことができる。
ＰＲＯＭ容量が８語で１語の読み出し時間が１００（ｎ
ｓ）であるとすると、ＰＲＯＭ記憶情報を解読するまで
に、２５６⁸×１００×１０^-9（ｓ）必要であり、年間
に換算すると５．８万年となる。

【００５９】また、シングルチップマイクロコンピュー
タに内蔵するＰＲＯＭ容量は、一般に４Ｋ語以上となっ
てきており、年々増加する傾向にある。従って、プログ
ラム情報を知らない者が、メモリ記憶情報を知ろうとし
ても実際には不可能である。

【００６０】以上本実施例は、ＰＲＯＭに記憶したプロ
グラム情報をチップ外部へ出力せずに比較判定できるこ
とによりＰＲＯＭのテストを可能にし、且つユーザプロ
グラムのセキュリティ機能の向上が可能である。

【００６１】なお、ＯＴＰ版に限らず窓付き版（紫外線
照射により記憶情報の消去可能なＰＲＯＭ内蔵のシング
ルチップマイクロコンピュータ）において、制御ビット
のみ消去してＰＲＯＭ記憶情報を読み出そうとした場合
おいても、制御ビットがＰＲＯＭセルにより構成されて
いるため記憶情報も同時に消去され、ＰＲＯＭ記憶情報
の機密を保護できる。

【００６２】なお、本実施例では、１組の開始・終了の
アドレスペアを設定して説明を行なったが、開始・終了
のアドレスペアを複数設けることによりＰＲＯＭ記憶情
報を複数ブロックに分割し、各アドレスペアに対応した
任意のブロックについてのみ、比較判定させることも可
能であり、この場合、不具合部を特定できるため、解析
が容易になる。

【００６３】

【発明の効果】以上説明したように本発明は、従来のセ
キュリティ機能を有するＰＲＯＭ内蔵のシングルチップ
マイクロコンピュータにおいて、比較部を有し比較部に
おいてチップ外部から入力する比較情報とＰＲＯＭ記憶
情報の比較を行ないその判定結果を外部へ出力できるよ
うにしたのでＰＲＯＭの読み出し禁止設定後においても
ＰＲＯＭ記憶情報を知る者であればＰＲＯＭに記憶した
プログラム情報のテストが容易に行え、且つＰＲＯＭ記
憶情報の機密性が保持できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のシングルチップマイク
ロコンピュータのブロック図である。

【図２】第１の実施例のＰＲＯＭ部のブロック図であ
る。

【図３】第１の実施例の比較部のブロック図である。

【図４】第１の実施例の比較判定動作のタイミングチャ
ートである。

【図５】第２の実施例のＰＲＯＭ部のブロック図であ
る。

【図６】第２の実施例の判定部のブロック図である。

【符号の説明】

１００シングルチップマイクロコンピュータ１１０ＰＲＯＭ部１１１モード信号１１２Ｒ／Ｗ信号１１３アドレスバス１１４データバス１１５判定信号１２０バス１３０ＣＰＵ１４０周辺回路１５０モード端子１６０Ｒ／Ｗ信号入力端子１７０アドレス入力端子１８０データ端子１９０判定信号出力端子２００入出力制御部２０１アドレスバス２０２データバス２１０ＰＲＯＭ２１１制御ビット２１２制御信号２１３ＰＲＯＭデータバス２２０比較部３００，３０１，３０２，３０３，３０４，３０５，３
０６，３０７比較回路３１０，３１１，３１２，３１３，３１４，３１５，３
１６，３１７排他的論理和信号Ａ₀〜Ａ₇ ＰＲＯＭ出力データＢ₀〜Ｂ₇ プログラムデータ３８０比較出力回路５００アドレスデコーダ５０１開始信号５０２終了信号５１０比較判定部５２０判定部５２３一致終了信号５２４不一致終了信号５３０一致判定端子５４０不一致判定端子６００ＲＳフリップフロップ６０１出力信号Ｑ６０２出力信号Ｑ６１０，６２０論理積回路

Claims

【特許請求の範囲】

【請求項１】ＰＲＯＭと、前記ＰＲＯＭ記憶情報のチ
ップ外部への出力の禁止設定を行なうＰＲＯＭセルと、
前記ＰＲＯＭ記憶情報とチップ外部からの入力情報の一
致判定をする比較回路と、前記ＰＲＯＭセルにより前記
ＰＲＯＭ記憶情報の外部への出力を禁止した時、前記比
較回路の出力信号をチップ外部へ出力する手段とを有す
ることを特徴とするシングルチップマイクロコンピュー
タ。
【請求項２】判定部と、ＰＲＯＭアドレスを比較開始
アドレスに初期設定した後、前記判定部が比較結果の判
定動作を開始し、比較結果が不一致の時その状態を記憶
し、ＰＲＯＭアドレスが比較終了アドレスになった時、
判定部の出力信号をチップ外部へ出力すると手段を更に
有することを特徴とする請求項１記載のシングルチップ
マイクロコンピュータ。