JPH0156480B2 - - Google Patents
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- Publication number
- JPH0156480B2 JPH0156480B2 JP58203986A JP20398683A JPH0156480B2 JP H0156480 B2 JPH0156480 B2 JP H0156480B2 JP 58203986 A JP58203986 A JP 58203986A JP 20398683 A JP20398683 A JP 20398683A JP H0156480 B2 JPH0156480 B2 JP H0156480B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- signal
- comparison
- address
- rom
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は読み出し専用メモリ（以後ROMと称
す）を含むデータ処理装置に関し、とくにシング
ルチツプマイクロコンピユータと呼ばれ中央処理
装置、入出力装置及びメモリが単一半導体チツプ
上に集積化されたものに関する。
す）を含むデータ処理装置に関し、とくにシング
ルチツプマイクロコンピユータと呼ばれ中央処理
装置、入出力装置及びメモリが単一半導体チツプ
上に集積化されたものに関する。
シングルチツプマイクロコンピユータでは半導
体集積回路の製造過程において利用者に専用化さ
れたプログラムがチツプ上のメモリ（ROM）に
書き込まれる。そしてこのROMに書き込まれた
記憶情報のチエツクは集積回路チツプの外部より
ROMのアドレス情報を入力してアクセスされた
ROM情報をチツプ外部に出力させて行なつてい
た。従つて、アドレスを印加するだけで何人にも
容易にROM情報がわかるため、プログラム情報
の機密保持の面で大きな問題があつた。
体集積回路の製造過程において利用者に専用化さ
れたプログラムがチツプ上のメモリ（ROM）に
書き込まれる。そしてこのROMに書き込まれた
記憶情報のチエツクは集積回路チツプの外部より
ROMのアドレス情報を入力してアクセスされた
ROM情報をチツプ外部に出力させて行なつてい
た。従つて、アドレスを印加するだけで何人にも
容易にROM情報がわかるため、プログラム情報
の機密保持の面で大きな問題があつた。
本発明は第３者にプログラム内容が知れること
なくそのチエツクができるようにした情報処理装
置を提供することである。
なくそのチエツクができるようにした情報処理装
置を提供することである。
シングルチツプマイクロコンピユータは内部で
ROMプログラムを実行し外部に対してこれを出
力する必要が無いことに着目し、本発明はプログ
ラムを知つた者が外部から情報を入力し、これと
ROMの内容とをチツプ上で比較判定する手段を
設けたことを特徴とする。
ROMプログラムを実行し外部に対してこれを出
力する必要が無いことに着目し、本発明はプログ
ラムを知つた者が外部から情報を入力し、これと
ROMの内容とをチツプ上で比較判定する手段を
設けたことを特徴とする。
本発明によれば、ROM内容をチツプ外に出力
することなくチツプ上ででこれをチエツクできる
ため、第３者に対する機密保護は万全である。し
かし、内容をみてチエツクせずとも、比較結果だ
けでよいので内容チエツク作業も非常に簡単でよ
い。
することなくチツプ上ででこれをチエツクできる
ため、第３者に対する機密保護は万全である。し
かし、内容をみてチエツクせずとも、比較結果だ
けでよいので内容チエツク作業も非常に簡単でよ
い。
第１図は本発明の一実施例のデータ処理装置の
構成を示すブロツク線図である。第１図におい
て、１００はデータ処理装置、１０１はROM、
１０２はアドレス指定部、１０３は比較部、１０
４は判定部、１０５〜１１１は信号及び情報の転
送線を示す。信号１０５はアドレス指定開始信
号、信号１０６はアドレス指定終了信号、情報１
０７はアドレス指定情報、情報１０８はROM記
憶情報、情報１０９は比較入力情報、信号１１０
は比較結果信号、信号１１１は判定終了信号を示
す。アドレス指定部１０２はROM１０１のアド
レス情報１０７、アドレス指定終了信号１０６を
発生する。比較部１０３はROM１０１の記憶情
報１０８と比較入力情報１０９とを比較し結果信
号１１０を出力する。判定部１０４はアドレス指
定開始信号１０５とアドレス指定終了信号１０６
と比較結果信号１１０に基づき判定終了信号１１
１を出力する。
構成を示すブロツク線図である。第１図におい
て、１００はデータ処理装置、１０１はROM、
１０２はアドレス指定部、１０３は比較部、１０
４は判定部、１０５〜１１１は信号及び情報の転
送線を示す。信号１０５はアドレス指定開始信
号、信号１０６はアドレス指定終了信号、情報１
０７はアドレス指定情報、情報１０８はROM記
憶情報、情報１０９は比較入力情報、信号１１０
は比較結果信号、信号１１１は判定終了信号を示
す。アドレス指定部１０２はROM１０１のアド
レス情報１０７、アドレス指定終了信号１０６を
発生する。比較部１０３はROM１０１の記憶情
報１０８と比較入力情報１０９とを比較し結果信
号１１０を出力する。判定部１０４はアドレス指
定開始信号１０５とアドレス指定終了信号１０６
と比較結果信号１１０に基づき判定終了信号１１
１を出力する。
以下、本回路の動作を説明する。アドレス指定
開始信号１０５が発生するときアドレス指定部１
０２に開始アドレス値を設定し判定部１０４に判
定結果一致に対応する状態を設定しアドレス指定
情報１０７を介してROM１０１をアドレス指定
する。ROM１０１は前記アドレスの記憶情報を
情報転送線１０８を介し比較部１０３に転送す
る。他方データ処理装置１００の外部より入力し
た比較入力情報１０９は比較部１０３に入力さ
れ、前記ROM１０１からの記憶情報１０８と比
較され、一致しない場合に比較部１０３は比較結
果信号１１０を発生し判定手段１０４へ伝える。
ここでアドレス指定部１０２はアドレス情報を順
次更新し、前記更新に同期して入力する比較情報
１０９を変化させ比較部１０３にて連続的に比較
する。判定部１０４は前記比較結果信号１１０が
発生するとき判定結果不一致に対応する状態に変
化し、アドレス指定部１０２からのアドレス指定
終了信号１０６が発生するとき前記判定結果の状
態を判定終了信号１１１として出力する。
開始信号１０５が発生するときアドレス指定部１
０２に開始アドレス値を設定し判定部１０４に判
定結果一致に対応する状態を設定しアドレス指定
情報１０７を介してROM１０１をアドレス指定
する。ROM１０１は前記アドレスの記憶情報を
情報転送線１０８を介し比較部１０３に転送す
る。他方データ処理装置１００の外部より入力し
た比較入力情報１０９は比較部１０３に入力さ
れ、前記ROM１０１からの記憶情報１０８と比
較され、一致しない場合に比較部１０３は比較結
果信号１１０を発生し判定手段１０４へ伝える。
ここでアドレス指定部１０２はアドレス情報を順
次更新し、前記更新に同期して入力する比較情報
１０９を変化させ比較部１０３にて連続的に比較
する。判定部１０４は前記比較結果信号１１０が
発生するとき判定結果不一致に対応する状態に変
化し、アドレス指定部１０２からのアドレス指定
終了信号１０６が発生するとき前記判定結果の状
態を判定終了信号１１１として出力する。
つまり、第１図実施例のデータ処理装置では、
外部から比較情報をアドレス指定開始信号とを入
力し、データ処理装置内部でアドレス指定情報を
更新し、前記比較入力情報とアドレス指定に基く
ROM記憶情報とを連続的に比較しアドレス指定
終了番地まで一致がとれた場合に一致判定の信号
が出力される。
外部から比較情報をアドレス指定開始信号とを入
力し、データ処理装置内部でアドレス指定情報を
更新し、前記比較入力情報とアドレス指定に基く
ROM記憶情報とを連続的に比較しアドレス指定
終了番地まで一致がとれた場合に一致判定の信号
が出力される。
第１図の実施例の比較部１０３と判定部１０４
について回路構成を示して説明する。第２図は比
較部１０３の論理回路図づ２００〜２０７は比較
回路、２０８は比較出力回路、情報A0〜7は
ROMからの記憶情報、情報B0〜7は比較入力情
報、信号２０９は比較結果出力を示す。比較回路
２００〜２０７は各々情報A0〜7と情報B0〜7を
入力としてその排他的論理和信号を出力する。比
較出力回路２０８は比較回路２００〜２０７から
出力される信号の論理和をとる。本比較部は
ROMの記憶情報A0〜7と比較入力情報B0〜7とを
比較回路２００〜２０７により排他的論理和をと
り、結果が不一致のときつまりいずれかの比較回
路出力が“１”の場合には比較出力回路２０８で
論理和がとられ、比較結果信号２０９が“１”と
なり、比較回路２００〜２０７全てにおいて比較
情報が一致している場合には比較結果信号２０９
が“０”となる。ゆえにROM記憶情報と外部よ
り入力した比較入力情報とを比較することにより
不一致の場合にはその意を示す信号２０９を判定
部に出力する機能を有する。第３図は判定部１０
４の論理回路で３０１は判定回路、３０２，３０
３は判定終了回路、３０４〜３０８は信号または
転送線を示す。信号３０５はアドレス指定開始信
号、信号３０６は比較結果信号、信号３０４はア
ドレス指定終了信号、信号３０７は判定終了信
号、信号３０８は判定終了不一致信号であり、判
定回路３０１はアドレス指定開始信号３０５と比
較結果信号３０６を基に判定状態を記憶するセツ
トリセツトフリツプフロツプ（以後RS―Ｆ／Ｆ
と称す）、判定終了回路３０２，３０３はアドレ
ス指定終了情報３０４と判定回路３０１の出力を
基に各々判定終了信号３０７と判定終了不一致信
号３０８を出力する。第３図の判定部ではアドレ
ス指定開始信号３０５が発生するとき判定回路３
０１のRS―Ｆ／Ｆがセツトされ、比較結果信号
３０６が発生することなく順次アドレスと比較情
報を更新しアドレス指定終了となつたときアドレ
ス指定終了信号３０４が発生し前記RS―Ｆ／Ｆ
の出力Ｑが“１”、つまりアドレス終了番地まで
ROMの情報と比較情報が一致しているならば判
定終了回路３０２の論理積出力が“１”となり判
定終了信号３０７を出力する。他方比較情報と
ROMの情報が不一致の場合、比較部から比較結
果信号３０６が発生され、判定回路３０１のRS
―Ｆ／Ｆがリセツトされ、出力が“１”、出力
Ｑが“０”となるため判定終了回路３０３の論理
積が“１”となり判定終了不一致信号３０８を出
力する。尚、第１図実施例のアドレス指定部１０
２はROM１０１のアドレス情報を発生するため
のカウンタであり一定の時間毎に発生するアドレ
ス値を更新する。ここでカウンタをアドレス指定
終了番地からカウントアツプするとオーバーフロ
ー信号が発生されるため、該オーバーフロー信号
をアドレス指定終了信号３０４として判定終了回
路３０２，３０３へ入力している。実施例では記
憶情報判定を開始してROM情報と入力する比較
情報が一致しなければ判定の途中で前記判定回路
３０１のRS―Ｆ／Ｆがリセツトされた状態でア
ドレス指定終了番地まで比較を続けすべての比較
が終了した時点ではじめて判定結果を判定終了信
号として出力する。ゆえにデータ処理装置の
ROM情報を知る者にとつては順次比較すべき情
報を入力するだけで目的とする情報が正しく
ROMに記憶されているか否かを容易に判定でき
る。しかしROM情報を知らない者が記憶情報を
知ろうとする場合には入力する比較情報とそのシ
ーケンス全てについて試みる必要があり、その読
み出しのために多大な時間を要するから、本実施
例は機密保護手段としては優秀である。
について回路構成を示して説明する。第２図は比
較部１０３の論理回路図づ２００〜２０７は比較
回路、２０８は比較出力回路、情報A0〜7は
ROMからの記憶情報、情報B0〜7は比較入力情
報、信号２０９は比較結果出力を示す。比較回路
２００〜２０７は各々情報A0〜7と情報B0〜7を
入力としてその排他的論理和信号を出力する。比
較出力回路２０８は比較回路２００〜２０７から
出力される信号の論理和をとる。本比較部は
ROMの記憶情報A0〜7と比較入力情報B0〜7とを
比較回路２００〜２０７により排他的論理和をと
り、結果が不一致のときつまりいずれかの比較回
路出力が“１”の場合には比較出力回路２０８で
論理和がとられ、比較結果信号２０９が“１”と
なり、比較回路２００〜２０７全てにおいて比較
情報が一致している場合には比較結果信号２０９
が“０”となる。ゆえにROM記憶情報と外部よ
り入力した比較入力情報とを比較することにより
不一致の場合にはその意を示す信号２０９を判定
部に出力する機能を有する。第３図は判定部１０
４の論理回路で３０１は判定回路、３０２，３０
３は判定終了回路、３０４〜３０８は信号または
転送線を示す。信号３０５はアドレス指定開始信
号、信号３０６は比較結果信号、信号３０４はア
ドレス指定終了信号、信号３０７は判定終了信
号、信号３０８は判定終了不一致信号であり、判
定回路３０１はアドレス指定開始信号３０５と比
較結果信号３０６を基に判定状態を記憶するセツ
トリセツトフリツプフロツプ（以後RS―Ｆ／Ｆ
と称す）、判定終了回路３０２，３０３はアドレ
ス指定終了情報３０４と判定回路３０１の出力を
基に各々判定終了信号３０７と判定終了不一致信
号３０８を出力する。第３図の判定部ではアドレ
ス指定開始信号３０５が発生するとき判定回路３
０１のRS―Ｆ／Ｆがセツトされ、比較結果信号
３０６が発生することなく順次アドレスと比較情
報を更新しアドレス指定終了となつたときアドレ
ス指定終了信号３０４が発生し前記RS―Ｆ／Ｆ
の出力Ｑが“１”、つまりアドレス終了番地まで
ROMの情報と比較情報が一致しているならば判
定終了回路３０２の論理積出力が“１”となり判
定終了信号３０７を出力する。他方比較情報と
ROMの情報が不一致の場合、比較部から比較結
果信号３０６が発生され、判定回路３０１のRS
―Ｆ／Ｆがリセツトされ、出力が“１”、出力
Ｑが“０”となるため判定終了回路３０３の論理
積が“１”となり判定終了不一致信号３０８を出
力する。尚、第１図実施例のアドレス指定部１０
２はROM１０１のアドレス情報を発生するため
のカウンタであり一定の時間毎に発生するアドレ
ス値を更新する。ここでカウンタをアドレス指定
終了番地からカウントアツプするとオーバーフロ
ー信号が発生されるため、該オーバーフロー信号
をアドレス指定終了信号３０４として判定終了回
路３０２，３０３へ入力している。実施例では記
憶情報判定を開始してROM情報と入力する比較
情報が一致しなければ判定の途中で前記判定回路
３０１のRS―Ｆ／Ｆがリセツトされた状態でア
ドレス指定終了番地まで比較を続けすべての比較
が終了した時点ではじめて判定結果を判定終了信
号として出力する。ゆえにデータ処理装置の
ROM情報を知る者にとつては順次比較すべき情
報を入力するだけで目的とする情報が正しく
ROMに記憶されているか否かを容易に判定でき
る。しかしROM情報を知らない者が記憶情報を
知ろうとする場合には入力する比較情報とそのシ
ーケンス全てについて試みる必要があり、その読
み出しのために多大な時間を要するから、本実施
例は機密保護手段としては優秀である。
例えばROM内容の一語が８ビツトであるとす
ると一語は256個の情報をもつことができる。
ROM容量が８語で一語の読み出し時間に10μ秒
必要とするならばROMの情報を解読するまでに
必要とする時間は2568×10×10-6秒であり、年間
に換算すると約58万年となる。ここでデータ処理
装置に内蔵されるROM容量は1000語以上であ
り、その記憶情報を知らない者が記憶情報を知ろ
うとすることは実際には不可能である。
ると一語は256個の情報をもつことができる。
ROM容量が８語で一語の読み出し時間に10μ秒
必要とするならばROMの情報を解読するまでに
必要とする時間は2568×10×10-6秒であり、年間
に換算すると約58万年となる。ここでデータ処理
装置に内蔵されるROM容量は1000語以上であ
り、その記憶情報を知らない者が記憶情報を知ろ
うとすることは実際には不可能である。
以上本発明によればデータ処理装置のROM記
憶情報を外部に出力することなく正しくROMに
情報が記憶されていることを判定でき、記憶情報
を読み出しにくい、つまりROM内容の盗用が容
易でない効果が得られ、機密保持機能の向上を計
ることができる。
憶情報を外部に出力することなく正しくROMに
情報が記憶されていることを判定でき、記憶情報
を読み出しにくい、つまりROM内容の盗用が容
易でない効果が得られ、機密保持機能の向上を計
ることができる。
第１図は本発明の一実施例のブロツク構成図、
第２図は第１図の実施例の比較部の回路構成図、
第３図は第１図の実施例の判定部の回路構成図で
ある。 １００……データ処理装置、１０１……
ROM、１０２……アドレス指定部、１０３……
比較部、１０４……判定部、１０５……アドレス
指定開始信号、１０６……アドレス指定終了信
号、１０７……アドレス情報、１０８……ROM
記憶情報、１０９……比較入力情報、１１０……
比較結果信号、１１１……判定終了信号、２００
〜２０７……比較回路、A0〜7……ROM記憶情
報、２０８……比較出力信号、B0〜7……比較入
力情報、２０９……比較結果信号、３０１……判
定回路、３０２，３０３……判定終了回路、３０
４……アドレス指定終了信号、３０５……アドレ
ス指定開始信号、３０６……比較結果信号、３０
７……判定終了信号、３０８……判定終了不一致
信号。
第２図は第１図の実施例の比較部の回路構成図、
第３図は第１図の実施例の判定部の回路構成図で
ある。 １００……データ処理装置、１０１……
ROM、１０２……アドレス指定部、１０３……
比較部、１０４……判定部、１０５……アドレス
指定開始信号、１０６……アドレス指定終了信
号、１０７……アドレス情報、１０８……ROM
記憶情報、１０９……比較入力情報、１１０……
比較結果信号、１１１……判定終了信号、２００
〜２０７……比較回路、A0〜7……ROM記憶情
報、２０８……比較出力信号、B0〜7……比較入
力情報、２０９……比較結果信号、３０１……判
定回路、３０２，３０３……判定終了回路、３０
４……アドレス指定終了信号、３０５……アドレ
ス指定開始信号、３０６……比較結果信号、３０
７……判定終了信号、３０８……判定終了不一致
信号。
Claims (1)
- １ 読み出し専用メモリを同一チツプ上に含む情
報処理装置において、前記読み出し専用メモリの
アドレス指定情報を発生するアドレス指定部と、
前記アドレスの読み出し専用メモリの記憶データ
とチツプの外部から入力されるデータとを比較す
る比較部を備え、アドレス指定部で順次アドレス
を更新すると共に入力データとの比較を行い、そ
の一致または不一致の状態を記憶し、終了番地ま
でアドレス指定を行つた時に前記の記憶状態をチ
ツプ外部に出力すること特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203986A JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203986A JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097449A JPS6097449A (ja) | 1985-05-31 |
| JPH0156480B2 true JPH0156480B2 (ja) | 1989-11-30 |
Family
ID=16482890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203986A Granted JPS6097449A (ja) | 1983-10-31 | 1983-10-31 | 読み出し専用メモリを有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097449A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118933A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | シングルチップマイクロコンピュータ |
| KR0146067B1 (ko) * | 1990-03-09 | 1998-09-15 | 문정환 | 롬 데이타 보호방법 및 장치 |
| JP2613674B2 (ja) * | 1990-10-31 | 1997-05-28 | シャープ株式会社 | 集積回路装置 |
-
1983
- 1983-10-31 JP JP58203986A patent/JPS6097449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097449A (ja) | 1985-05-31 |
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