JPH0812646B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0812646B2
JPH0812646B2 JP5223189A JP5223189A JPH0812646B2 JP H0812646 B2 JPH0812646 B2 JP H0812646B2 JP 5223189 A JP5223189 A JP 5223189A JP 5223189 A JP5223189 A JP 5223189A JP H0812646 B2 JPH0812646 B2 JP H0812646B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、各種機器を制御するマイクロコンピュー
タ（以下、マイコンと称す）等の主記憶として用いられ
る電気的に書き換え可能な不揮発性メモリを備えた半導
体集積回路に関するものである。
［従来の技術］ マイコンにおいては、その用途上，記憶内容のバック
アップが不要でかつ電気的に書き換え可能な,EEPROM（E
lectrically Erasable and Programmable Read Only Me
mory）に代表される不揮発性メモリが主記憶の一部とし
て使われるようになってきている。
第７図は従来のマイコンの全体構成を示すブロック図
であり、１はブロック源1aを有するCPU（中央処理装
置）、２は書き換え不能なマスクROM又は電気的には書
き換え不能なEPROM等から成る不揮発性プログラムメモ
リ、３は書き換え可能なスタチックRAM等から成る揮発
性データメモリ、４は電気的に書き換え可能なEEPROM等
から成る不揮発性データメモリ、５は入出力ポート、６
はタイマや通信インタフェース等のその他の周辺回路、
７は上記各部を接続するバスである。
第８図は上記不揮発性データメモリ４及びその制御回
路等の周辺回路を１チップ上に搭載した半導体集積回路
の従来例を示すブロック図である。図において、41は例
えば８ビット並列データを記憶できるメモリセル41aの
集合体から成るEEPROMで、数Ｋバイトの容量を有する。
42はこのEEPROM41のメモリセル41aのアドレスを指定す
る外部読み書き器又はCPU1からのアドレス入力、43はこ
のアドレス入力42をデコードして一つのメモリセル41a
を選択するアドレスデコーダ、44はEEPROM41と外部読み
書き器又はCPU1との間で読み書きデータを入出力するデ
ータ入出力、45はデータ入出力44とEEPROM41間に設けら
れ,EEPROM41からの読み出しデータの出力状態を制御で
きる３ステートバッファ等の入出力バッファ、46はデー
タの読み出し，書き込みのための外部読み書き器又はCP
U1からのリードライト制御信号入力、47はリードライト
制御信号入力46に基づき，入出力バッファ45を制御する
読み出し信号48又はEEPROM41の書き込み線を制御する書
き込み信号49を出力するリードライト制御回路である。
次に動作について説明する。
CPU1は不揮発性プログラムメモリ２から所定のプログ
ラムを読み出して実行し、必要に応じて揮発性データメ
モリ３及び不揮発性データメモリ４のデータの読み出
し，書き込みを行うとともに、入出力ポート５を介して
制御データ等の入出力を行なう。一般に、揮発性データ
メモリ３は電源断により記憶データが消えてしまうので
CPU1の作業用領域として用いられ、不揮発性データメモ
リ４は電源断によっても記憶データが消えないので要保
護データやユーザの暗号コード等の機密データが記憶さ
れる。上記不揮発性データメモリ４は外部読み書き器及
びCPU1により読み出し及び書き込みが可能であり、この
動作を第８図を用いて説明する。
データの書き込み時は、EEPROM41に対してデータ入出
力44より入出力バッファ45を介して外部読み書き器又は
CPU1からの書き込みデータが与えられる。また、外部読
み書き器又はCPU1から与えられたアドレス入力42はアド
レスデコーダ43によってデコードされ、特定の列のメモ
リセル41aが選択される。更に、外部読み書き器又はCPU
1からのリードライト制御信号入力46により、リードラ
イト制御回路47は、選択されたメモリセル41aの列に対
するデータの書き込み信号49を発生し、これによりデー
タが対応するメモリセル41aに書き込まれる。
また、データの読み出し時は、外部読み書き器又はCP
U1からのアドレス入力42により、アドレスデコーダ43で
選択された列のメモリセル41aに記憶されたデータが読
み出され、入出力バッファ45を介して外部読み書き器又
はCPU1に出力される。このとき、リードライト制御信号
入力46によるリードライト制御回路47からの読み出し信
号48によって入出力バッファ45の出力状態が制御され
る。
以上により、EEPROM41の任意番地へのデータ書き込み
及び読み出しが行なわれる。
［発明が解決しようとする課題］ 従来のこの種の半導体集積回路は以上のように構成さ
れているが、不揮発性データメモリ４は外部読み書き器
及びCPU1により自由に読み書きが可能であるので、外部
読み書き器によって暗号コード等の機密データも読み出
すことができ、第３者に対する機密データの漏出を防止
するのが困難となり、また、外乱やプログラム不具合に
よるCPU1の暴走により要保護データの書き換えを許して
しまうという問題点があった。更に、プログラムメモリ
２はマスクROMやPROMで構成されているので、プログラ
ムを書き換える必要が生じた場合にも容易に書き換える
ことができなかった。これを解消するために、プログラ
ムメモリも書き換え可能な不揮発性メモリで構成するこ
とが考えられるが、そうすると、自由に書き換えができ
る反面、上記要保護データと同様にCPU暴走でプログラ
ムが書き換えられてしまうという新たな問題点が生ず
る。
この発明は上記のような問題点を解消するためになさ
れたもので、プログラムメモリ及びデータメモリを共に
書き換え可能な不揮発性メモリで構成しても、CPU暴走
によるプログラムや要保護データの誤書き換えを防止で
き、かつ第３者による機密データの読み出しを防止でき
る半導体集積回路を得ることを目的とする。
［課題を解決するための手段］ この発明に係る半導体集積回路は、電気的に書き換え
可能な不揮発性メモリと、外部読み書き器又はCPUから
のアドレスをデコードして上記不揮発性メモリのメモリ
セルを指定するアドレスデコーダと、読み書きデータを
入出力する入出力バッファと、外部読み書き器又はCPU
からのリードライト制御信号に基づき書き込み信号，読
み出し信号を出力するリードライト制御回路と、外部読
み書き器の読み書きデータ及びアドレス等を入出力する
入出力ポートと、上記不揮発性メモリの書き込み禁止領
域のアドレスが設定され，当該アドレスとCPUからのア
ドレスを比較して一致した場合にCPUからの当該領域へ
の書き込みを禁止する書き込み禁止手段、上記不揮発性
メモリの読み出し禁止領域のアドレスが設定され，当該
アドレスと外部読み書き器からのアドレスを比較して一
致した場合に外部読み書き器による当該領域の読み出し
を禁止する読み出し禁止手段とからなる禁止手段とを備
え、上記書き込み禁止手段と読み出し禁止手段とを同じ
構成としたものである。
［作用］ この発明においては、プログラム領域や要保護データ
領域のアドレスを書き込み禁止領域として禁止手段に設
定することにより、通常のCPUからのプログラムや要保
護データの読み出し及び外部読み書き器からの読み書き
は可能としたままCPUによる書き換えのみが禁止される
ので、CPU暴走による誤書き換えを未然に防止でき、ま
た、機密データ領域のアドレスを読み出し禁止領域とし
て禁止手段に設定することにより、通常のCPUによる読
み書きや外部読み書き器による書き込みは可能としたま
ま外部読み書き器による読出しのみが禁止されるので、
機密データの第３者への漏出を未然に防止できる。
［実施例］ 以下、この発明の実施例を図について説明する。な
お、第７図及び第８図と同一又は相当部分には同一符号
を用いてその説明は省略する。
第１図は第１の実施例を示すブロック図である。な
お、前記第７図に示したクロック源1a,周辺回路６等は
図示を省略している。図において、5aは外部CPU1のアド
レスバス，データバス及びリードライト制御信号線等が
接続される第１の入出力ポート、5bは外部読み書き器の
アドレスバス，データバス及びリードライト制御信号線
等が接続される第２の入出力ポート、50は上記第１の入
出力ポート5aを介して入力される外部CPU1からのアドレ
ス入力42a又は第２の入出力ポート5bを介して入力され
る外部読み書き器からのアドレス入力42bをアドレスデ
コーダ43にアドレス入力42として供給するセレクタであ
る。なお、外部CPU1及び外部読み書き器からのリードラ
イト制御信号入力46a,46bは負論理のリード信号▲
▼，ライト信号▲▼及びチップ選択信号▲▼か
ら成り、共にリードライト制御回路47に入力されてお
り、また、データ入出力44a,44bは共に入出力バッファ4
5に接続されている。一方、51は予め設定されたEEPROM4
1における書き込み禁止領域のアドレスの上位任意ビッ
ト分と外部CPU1からのアドレス入力42aの上位任意ビッ
ト分を比較して一致した場合に書き込み禁止出力51aを
“H"レベルとする書き込み禁止回路、52は上記書き込み
禁止出力51aとリードライト制御回路47からの書き込み
信号49とを入力とする負論理のAND回路、53はこのAND回
路52からEEPROM41の書き込み線に出力される書き込み信
号、55は予め設定されたEEPROM41における読み出し禁止
領域のアドレスの上位任意ビット分と外部読み書き器か
らのアドレス入力42bの上位任意ビット分を比較して一
致した場合に読み出し禁止出力55aを“H"レベルとする
読み出し禁止回路、56は上記読み出し禁止出力55aとリ
ードライト制御回路47からの読み出し信号48とを入力と
する負論理のAND回路、57はこのAND回路56から入出力バ
ッファ45に出力される読み出し信号であり、上記書き込
み禁止回路51と読み出し禁止回路55及び各AND回路52,56
により本願の禁止手段58が構成されており、上記第1,第
２の入出力ポート5a,5b及び従来よりも大容量のEEPROM4
1〜禁止手段58が１チップ上に搭載されて半導体集積回
路Ａを成している。なお、上記各禁止回路51,55には、
アドレス入力42a,42bの上位任意ビットの他に、禁止領
域データ設定のため，アドレスデコーダ43からの選択線
とデータ入出力44からの設定データ入力及び上記AND回
路52からの書き込み信号53が入力されている。
第２図（ａ），（ｂ）は上記書き込み禁止回路51及び
読み出し禁止回路55を実現するための内部構成を示す回
路図であり、各禁止回路51,55は、アドレスデコーダ43
からの選択線と書き込み信号53とデータ入出力44からの
設定データ入力が供給される任意ビットのラッチ型レジ
スタ51b,55bと、CPU1又は外部読み書き器からのアドレ
ス入力42a,42bの上位任意ビットと上記ラッチ型レジス
タ51b,55bの各出力を比較して一致した場合に各禁止出
力51a,55aを“H"レベルとする一致検出回路51c,55cとか
ら成り、各一致検出回路51c,55cはアドレス入力42a,42b
とラッチ型レジスタ51b,55bの対応するビット値を入力
とするビット数分のエクスクルーシブOR回路51d,55d
と、各エクスクルーシブOR回路51d,55dの出力を入力と
し各禁止出力51a,55aを出力するNOR回路とから構成され
ている。
すなわち、書き込み禁止回路51と読み出し禁止回路55
は同じ内部構成である。 第３図（ａ），（ｂ）は上記
実施例の動作を示すタイミングチャートで、同図（ａ）
は書き込み時，（ｂ）は読出し時を示す。
次に動作について説明する。
先ず、電源投入等によりCPU1はEEPROM41のプログラム
領域より所定のプログラムを読み出して実行する。この
とき、予め当該プログラムの先頭に所望の書き込み禁止
領域及び読み出し禁止領域を設定する命令を書き込んで
おくことにより、プログラム実行とともに書き込み禁止
回路51及び読み出し禁止回路55の各ラッチ型レジスタ51
b,55bに各禁止領域のアドレスの上位任意ビットを設定
することができる。以下、書き込み時と読出し時の動作
について第３図のタイミングチャートを参照して説明す
る。
データの書き込み時は、外部読み書き器又はCPU1から
の書き込みデータが第1,第２の入出力ポート5a,5b、デ
ータ入出力44a,44b及び入出力バッファ45を介してEEPRO
M41に与えられる。また、外部読み書き器又はCPU1から
第1,第２の入出力ポート5a,5bを介して入力されたアド
レス入力42a,42bはセレクタ50からアドレスデコーダ43
に与えられ、デコードされて特定の列のメモリセル41a
が選択される。更に、外部読み書き器又はCPU1から同様
に入力されるリードライト制御信号入力46a,46bによ
り、リードライト制御回路47は、選択されたメモリセル
41aの列に対するデータの書き込み信号49を発生する。
このとき、CPU1からの書き込みで，書き込み禁止回路51
のラッチ型レジスタ51bに書き込み禁止領域を示すデー
タが設定されていれば、CPU1からのアドレス入力42aに
より当該禁止領域内のメモリセル41aの列が選択される
と、そのアドレス入力42aのうち上位任意ビットが書き
込み禁止回路51に入力されてラッチ型レジスタ51bの設
定データと一致がとられるので、書き込み禁止出力51a
が“H"レベルとなり、リードライト制御回路47からの書
き込み信号49はAND回路52で阻止されてEEPROM41への書
き込み信号53は有意とならず、データは書き込まれな
い。従って、プログラム領域や要保護データ領域を書き
込み禁止領域として設定しておくことにより、CPU1の暴
走による誤書き換えを未然に防ぐことができる。なお、
CPU1による他の領域への書き込み及び外部読み書き器に
よる全ての領域への書き込みは通常通り行なうことがで
きる。
また、データの読み出し時は、外部読み書き器又はCP
U1から上記と同様にして入力されるアドレス入力42a,42
bにより、セレクタ50を介してアドレスデコーダ43で選
択された列のメモリセル41aに記憶されたデータが読み
出され、入出力バッファ45に入力される。また、同様に
入力されるリードライト制御信号入力46a,46bの読み出
しタイミングによりリードライト制御回路47から読み出
し信号48が生成される。このとき、外部読み書き器から
の読み出しで，読み出し禁止回路55のラッチ型レジスタ
55bに読み出し禁止領域を示すデータが設定されていれ
ば、外部読み書き器からのアドレス入力42bにより当該
禁止領域内のメモリセル41aの列が選択されると、その
アドレス入力42bのうち上位任意ビットが読み出し禁止
回路55に入力されてラッチ型レジスタ55bの設定データ
と一致がとられるので、読み出し禁止出力55aが“H"レ
ベルとなり、リードライト制御回路47からの読み出し信
号48はAND回路56で阻止されて入出力バッファ45への読
み出し信号57は有意とならず、データは外部読み書き器
に出力されない。従って、機密データ領域を読み出し禁
止領域として設定しておくことにより、外部読み書き器
による当該領域の読み出しを禁止でき、第３者により機
密データの読み出しを未然に防止できる。なお、外部読
み書き器による他の領域からの読み出し及びCPU1による
全ての領域からの読み出しは通常通り行なうことができ
る。
ここで、上記禁止領域の設定の一実施例を第４図を用
いて説明する。同図は、、EEPROM41を64kバイト（アド
レス“0000"〜“FFFF"）の容量とした例であり、41bは
読み書き可能領域で、CPU1の作業領域や通常のデータ領
域として用いられ、41cは書き込み禁止領域で、プログ
ラム領域やプログラム実行の際に必要となる要保護デー
タ領域として用いられる。また、上記書き込み禁止領域
41c内の要保護データ領域に含まれる41dは読み出し禁止
領域で、要保護データのうち，例えば暗号コードや個別
登録番号等の機密データが格納される。上記書き込み禁
止領域41cとしては、アドレス“C000"〜“FFFF"の範囲
が割り当てられており、アドレスの上位２ビットが全て
“11"となるので、書き込み禁止回路51のラッチ型レジ
スタ51bには禁止領域データとして“11"が設定され、CP
U1からのアドレス入力42aの上位２ビットが入力されて
一致検出されるよう構成される。また、上記読み出し禁
止領域41dとしては、アドレス“C000"〜“CFFF"の範囲
が割り当てられており、アドレスの上位４ビットが全て
“1100"となるので、読み出し禁止回路55のラッチ型レ
ジスタ55bには禁止領域データとして“1100"が設定さ
れ、外部読み書き器からのアドレス入力42bの上位４ビ
ットが入力されて一致検出されるよう構成される。上記
設定データの書き込みは、CPU1又は外部読み書き器から
のアドレス入力42a,42bによりアドレスデコーダ43を介
してラッチ型レジスタ51b,55bの選択線を指定し、CPU1
又は外部読み書き器からのデータ入出力44a,44bにより
上記設定データを入力するとともに、リードライト制御
信号入力46a,46bによりリードライト制御回路47,ANDゲ
ート52を介して書き込み信号53を与えることにより可能
であり、通常は前述したように電源投入後のプログラム
実行開始時に自動的に行なわれる。なお、各ラッチ型レ
ジスタ51b,55bのアドレスを第４図に示した書き込み禁
止領域41cの例えば“DFFE",“DFFF"に割り当てておくこ
とにより、設定データを書き込んだ直後からCPU1による
書き込みが禁止され、万一,CPU1の暴走によりラッチ型
レジスタ51b,55bのアドレスが指定された場合でも設定
データが書き換えられる恐れは無くなる。逆に、各ラッ
チ型レジスタ51b,55bのアドレスを読み書き可能領域41b
内に割り当てておくことにより、設定データを意識的に
書き換えてプログラムや要保護データを必要に応じて書
き換えることも可能である。
第５図は第２の実施例を示すブロック図であり、CPU1
を内蔵してプログラムメモリ及びデータメモリともEEPR
OM41から成る１チップマイコンを実現した半導体集積回
路Ｂを示している。なお、第１図の実施例同様,CPU1の
クロック源1aやタイマ，通信インタフェース等の周辺回
路６は図示を省略している。同図に示すように、前記第
１の実施例で外部CPU1を接続するために設けられていた
第１の入出力ポート5aが無くなり、外部読み書き器用の
入出力ポート５のみとなり、内部CPU1のアドレス入力42
aやデータ入出力44aが外部に取り出されなくなるので、
機密データの読み出し禁止の効果をより高めることがで
きる。また、本実施例は、CPU1及び周辺回路をCMOS（Co
mplementary Metal Oxide Semiconductor）構造で構成
し、EEPROM41をMNOS（Metal Nitride Oxide Semiconduc
tor）構造で構成し、それらを同一シリコンチップ上に
搭載することにより実現でき、これにより歩留まり向上
等が図れる。
なお、上記各実施例では、リードライト制御回路47か
らの書き込み信号49,読み出し信号48を書き込み禁止回
路51,読み出し禁止回路55からの各禁止出力51a,55aで制
御することにより、EEPROM41の書き込み線及び入出力バ
ッファ45を制御するようにしたが、各禁止出力51a,55a
及び書き込み信号49と読み出し信号48でアドレスデコー
ダ43の出力を制御しても同様な効果が得られる。すなわ
ち、第６図に示すように、アドレスデコーダ43をデコー
ド回路43aとデコード出力禁止回路43bとから構成し、こ
のデコード出力禁止回路43bを書き込み禁止出力51aと書
き込み信号49を入力とする負論理のNOR回路43cと、読み
出し禁止出力55aと読み出し信号48を入力とする負論理
のNOR回路43dと、上記各NOR回路43c,43dの出力を入力と
するOR回路43eと、デコード回路43aの各出力と上記OR回
路43eの出力を入力とするデコード出力数分のAND回路43
fとから構成し、各AND回路43fの出力を対応するメモリ
セル41aの選択線に入力することにより実現される。こ
の場合、書き込み禁止回路51及び読み出し禁止回路55と
上記デコード出力禁止回路43bにより本願の禁止手段58
が構成されている。
［発明の効果］ 以上のように、この発明によれば、電気的に書き換え
可能な不揮発性メモリと、外部読み書き器又はCPUから
のアドレスをデコードして上記不揮発性メモリのメモリ
セルを指定するアドレスデコーダと、読み書きデータを
入出力する入出力バッファと、外部読み書き器又はCPU
からのリードライト制御信号に基づき書き込み信号，読
み出し信号を出力するリードライト制御回路と、外部読
み書き器の読み書きデータ及びアドレス等を入出力する
入出力ポートと、上記不揮発性メモリの書き込み禁止領
域のアドレスが設定され，当該アドレスとCPUからのア
ドレスを比較して一致した場合にCPUからの当該領域へ
の書き込みを禁止する書き込み禁止手段と、上記不揮発
性メモリの読み出し禁止領域のアドレスが設定され，当
該アドレスと外部読み書き器からのアドレスを比較して
一致した場合に外部読み書き器による当該領域の読み出
しを禁止する読み出し禁止手段とからなる禁止手段とを
備え、上記書き込み禁止手段と読み出し禁止手段とを同
じ構成としたので、CPU暴走によるプログラムや要保護
データの誤書き換えを防止できるとともに第３者による
機密データの読み出しを防止でき、これによりプログラ
ムメモリ及びデータメモリが共に書き換え可能な不揮発
性メモリからなる極めて使いやすく，かつ信頼性及び守
秘性の向上したマイコンが実現できる効果がある。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示すブロック図、第
２図（ａ），（ｂ）は実施例の書き込み禁止回路と読み
出し禁止回路の内部構成を示す回路図、第３図（ａ），
（ｂ）は実施例の書き込み時と読出し時の動作を示すタ
イミングチャート、第４図は禁止領域設定の一実施例を
示す図、第５図はこの発明の第２の実施例を示すブロッ
ク図、第６図はこの発明の他の実施例を示す要部構成
図、第７図及び第８図は従来例を示すブロック図であ
る。 １はCPU、5,5a,5bは入出力ポート、41はEEPROM（不揮発
性メモリ）、41aはメモリセル、41bは読み書き可能領
域、41cは書き込み禁止領域、41dは読み出し禁止領域、
42,42a,42bはアドレス入力、43はアドレスデコーダ、43
aはデコード回路、43bはデコード出力禁止回路、44,44
a,44bはデータ入出力、45は入出力バッファ、46,46a,46
bはリードライト制御信号入力、47はリードライト制御
回路、48,57は読み出し信号、49,53は書き込み信号、50
はセレクタ、51は書き込み禁止回路、51aは書き込み禁
止出力、55は読み出し禁止回路、55aは読み出し禁止出
力、51b,55bはラッチ型レジスタ、51c,55cは一致検出回
路、52,56はAND回路、58は禁止手段。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】電気的に書き換え可能な不揮発性メモリ
    と、外部読み書き器又はCPUからのアドレスをデコード
    して上記不揮発性メモリのメモリセルを指定するアドレ
    スデコーダと、読み書きデータを入出力する入出力バッ
    ファと、外部読み書き器又はCPUからのリードライト制
    御信号に基づき書き込み信号，読み出し信号を出力する
    リードライト制御回路と、外部読み書き器の読み書きデ
    ータ及びアドレス等を入出力する入出力ポートと、上記
    不揮発性メモリの書き込み禁止領域のアドレスが設定さ
    れ，当該アドレスとCPUからのアドレスを比較して一致
    した場合にCPUからの当該領域への書き込みを禁止する
    書き込み禁止手段と、上記不揮発性メモリの読み出し禁
    止領域のアドレスが設定され，当該アドレスと外部読み
    書き器からのアドレスを比較して一致した場合に外部読
    み書き器による当該領域の読み出しを禁止する読み出し
    禁止手段とからなる禁止手段とを備え、上記書き込み禁
    止手段と読み出し禁止手段とを同じ構成としたことを特
    徴とする半導体集積回路。
JP5223189A 1989-03-03 1989-03-03 半導体集積回路 Expired - Lifetime JPH0812646B2 (ja)

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