JPH0541034A - 同期パターン検出回路 - Google Patents

Abstract

(57)【要約】 【構成】 記録媒体から得られる再生信号を、クロック
信号に基づいてシリアル・パラレル変換するシフトレジ
スタ１１と、同期パターンを構成する各シンボルパター
ンＡ・Ｂ・Ｃを同定する第１デコーダ１２ａ・１２ｂ・
１２ｃと、上記シンボルパターンの同定数をしきい値と
比較し、同期パターンが検出されたことを示す検出信号
を生成する多数決判定回路１３とが、順に接続されてい
る。この多数決判定回路１３内で、順次生成される各動
作結果がクロック信号の１周期以内に確定する位置毎
に、フリップフロップ回路１４・１６・１８・２０が設
けられている。 【効果】 記録媒体の記録密度やデータ転送レートを向
上させるために、クロック信号の周期を短くしても、確
実に同期パターンの検出を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、光ディスク装
置等における同期パターン検出回路に関するものであ
る。

【０００２】

【従来の技術】例えば、光ディスク装置では、光ディス
クに記録されているデータの始まりを示す同期パターン
として、複数バイトからなる同期パターンが用いられて
いる。

【０００３】同期パターンは、通常、複数ビット単位の
シンボルが複数配列された構成になっている。この同期
パターンの検出方式としては、シンボルパターン単位で
それぞれ単独にパターン一致をとり、これらパターン一
致の個数により、検出の有無を判定する方式が採用され
ている。

【０００４】上記の同期パターンは、例えば１フレーム
毎にデータの直前に記録されている。この同期パターン
が、各４ビットのシンボルパターンＡ・Ｂ・Ｃを所定の
規則に従って複数組み合わせ、合計４８ビットとなるよ
うに構成されているとすると、このパターンの検出は、
図６に示す構成の同期パターン検出回路によって行われ
る。

【０００５】図６に示すように、４８ビットのシフトレ
ジスタ４１には、再生データ入力端子ＲＤＡＴＡから再
生信号が入力されていると共に、この再生信号と同期し
たクロック信号がクロック信号入力端子ＣＬＫから入力
されている。このシフトレジスタ４１は、クロック信号
に従って再生信号のシリアル・パラレル変換を行う。

【０００６】シフトレジスタ４１の後段には、デコーダ
４２ａ・４２ｂ・４２ｃが同期パターンにおけるシンボ
ルパターンＡ・Ｂ・Ｃの配列に対応して、合計数で１２
個となるようにパラレルに設けられている。各デコーダ
４２ａ・４２ｂ・４２ｃは、シフトレジスタ４１から４
ビット単位のパラレルデータを入力する。例えば、デコ
ーダ４２ａは、入力した４ビットのパラレルデータがシ
ンボルパターンＡに一致しているときのみ、パターン判
定信号として論理値１を出力するようにデコードを行
う。こうして、各デコーダ４２ａ・４２ｂ・４２ｃで、
計１２個のパターン判定信号が生成され、多数決判定回
路４３に供給される。

【０００７】多数決判定回路４３は、これらパターン判
定信号の内、パターン一致を示す信号の数が、しきい値
入力端子ＴＨＲから入力される例えば４ビットのバイナ
リデータで表されたしきい値以上であるか否かを判定す
る。即ち、しきい値以上であれば、多数決判定回路４３
は、論理値１を出力するようになっている。この多数決
判定回路４３の出力はフリップフロップ回路（以下、Ｆ
Ｆ回路という）４４に入力される。

【０００８】このＦＦ回路４４において、シフトレジス
タ４１が入力するクロック信号と同一のクロック信号が
クロック信号入力端子ＣＬＫから入力され、データ入力
端子Ｄを介して入力される多数決判定回路４３の論理値
１または０が、１クロック遅れで出力端子Ｑから同期パ
ターン検出信号として出力される。その結果、ＦＦ回路
４４の出力が論理値１の場合、同期パターンの検出とみ
なされる。

【０００９】上記の同期パターン検出信号は、図示しな
い復調回路に供給され、復調された再生データの最初の
バイトの最初のビットに同期する必要がある。換言すれ
ば、復調回路も上記クロック信号によって動作している
ので、同期パターンの検出結果は、シフトレジスタ４１
に同期パターンの最後尾が入力されてから、クロック信
号の１周期以内に確定される必要がある。このために、
シフトレジスタ４１が入力するクロック信号と同一のク
ロック信号がＦＦ回路４４に入力されている。

【００１０】

【発明が解決しようとする課題】ところが、光ディスク
装置自体の性能を向上させるため、ディスクの回転数や
記録密度等を向上させ、上位装置に対するデータの転送
レートを上昇させようとすると、それに伴って、クロッ
ク信号入力端子ＣＬＫに入力されるクロック信号の周期
が短くなる。多数決判定回路４３は構造が複雑で、論理
が深く、判定結果が確定するのに非常に時間を要するた
め、クロック信号の周期を短くすると、同期パターンの
判定がクロック信号の１周期以内に終了しなくなり、動
作不良が生じる。すなわち、多数決判定回路４３の動作
時間の限界が、クロック信号の周期の限界に関わるた
め、記録密度や転送レートの向上を妨げるという問題を
生じていた。

【００１１】本発明は、上記問題点に鑑みなされたもの
であり、その目的は、高速で動作可能な同期パターン検
出回路を提供することにある。

【００１２】

【課題を解決するための手段】請求項１の発明に係る同
期パターン検出回路は、上記課題を解決するために、複
数ビットから成るシンボルパターンの複数配列によって
構成され、記録データの先頭を示す同期パターンが付加
された記録媒体（例えば、光ディスク）から得られる再
生信号を、クロック信号に基づいてシリアル・パラレル
変換するシリアル・パラレル変換手段（例えば、シフト
レジスタ）と、上記シリアル・パラレル変換手段の出力
に基づいて上記シンボルパターンを同定し、パターン判
定信号を生成するパターン判定信号生成手段（例えば、
デコーダ）と、上記パターン判定信号に基づいて、シン
ボルパターンの同定数をしきい値と比較し、上記同定数
がしきい値以上のときに同期パターンが検出されたこと
を示す検出信号を生成する多数決判定手段（例えば、多
数決判定回路）とを備えている同期パターン検出回路に
おいて、上記多数決判定手段には、シンボルパターンの
同定数としきい値とに基づいて多数決判定を順次行う際
の各動作結果が、上記クロック信号の１周期以内に確定
する位置毎に、上記各動作結果を入出力するフリップフ
ロップ回路が設けられていることを特徴としている。

【００１３】また、請求項２の発明に係る同期パターン
検出回路は、上記課題を解決するために、複数ビットか
ら成るシンボルパターンの複数配列によって構成され、
記録データの先頭を示す同期パターンが付加された記録
媒体から得られる再生信号を、クロック信号に基づいて
シリアル・パラレル変換するシリアル・パラレル変換手
段と、上記同期パターンの再生信号から、上記シンボル
パターンを同定し、パターン判定信号を生成するパター
ン判定信号生成手段とを備えている同期パターン検出回
路において、上記クロック信号に基づいて分周された特
定のタイミング信号を発生するタイミング発生手段（例
えば、タイミング生成回路）と、上記タイミング信号に
よって与えられる特定のタイミングにおける上記パター
ン判定信号をしきい値と比較することにより多数決判定
を行う複数の多数決判定手段と、この多数決判定手段に
よる判定結果を上記タイミング信号によって与えられる
特定のタイミングにのみ有効にするアンドゲートと、複
数の多数決判定手段による判定結果の論理和をとるオア
ゲートとを備えていることを特徴としている。

【００１４】

【作用】請求項１の構成によれば、記録媒体から得られ
た再生信号は、まず、シリアル・パラレル変換手段にお
いてクロック信号に基づいてシリアル・パラレル変換さ
れる。パターン判定信号生成手段は、上記シリアル・パ
ラレル変換手段の出力に基づいて上記シンボルパターン
を同定し、パターン判定信号を生成する。多数決判定手
段は、上記パターン判定信号を入力し、シンボルパター
ンの同定数をしきい値と比較し、上記同定数がしきい値
以上のときに同期パターンが検出されたことを示す検出
信号を生成する。

【００１５】この多数決判定手段には、シンボルパター
ンの同定数としきい値とに基づいて多数決判定を順次行
う際の各動作結果が、上記クロック信号の１周期以内に
確定する位置毎に、上記各動作結果を入出力するフリッ
プフロップ回路が設けられている。この結果、上記各動
作結果はクロック信号の１周期以内に、確実にフリップ
フロップ回路によって入出力される。したがって、本発
明の同期パターン検出回路によれば、多数決判定手段が
判定結果を出力するのに要する動作時間に関係なく、ク
ロック信号の周期を短縮することができるので、記録媒
体の記録密度やデータの転送レートを向上させることが
できる。

【００１６】また、請求項２の構成によれば、各多数決
判定手段は、タイミング発生手段がクロック信号に基づ
いて分周されたタイミング信号によって与えられる特定
のタイミングにのみ、パターン判定信号をしきい値と比
較することにより多数決判定を行う。さらに、多数決判
定手段により生成された判定結果は、上記タイミング信
号によって与えられる特定のタイミングにのみ動作する
アンドゲートを経て、オアゲートに入力される。オアゲ
ートは、各判定結果の論理和をとり、同期パターンが検
出される。この結果、上記各多数決判定手段内で判定結
果を確定するのに与えられる時間が、備えられた多数決
判定手段の数に応じて延長されることになる。

【００１７】

【実施例】本発明の一実施例について図１ないし図３に
基づいて説明すれば、以下の通りである。

【００１８】光ディスク装置は、例えば、図２に示すよ
うに、光ディスク（記録媒体）１に記録されているデー
タを再生する光ピックアップ２と、クロック信号生成回
路３と、同期パターン検出回路４と、復調回路５とを備
えている。光ピックアップ２により再生されたデータを
さらに２値化した再生信号は、クロック信号生成回路
３、同期パターン検出回路４、及び復調回路５にそれぞ
れ入力される。

【００１９】クロック信号生成回路３では、ＰＬＬ（Ph
ase Locked Loop)を用いて再生信号と同期したクロック
信号が抽出される。また、このクロック信号は同期パタ
ーン検出回路４及び復調回路５にそれぞれ入力される。

【００２０】同期パターン検出回路４は、入力された再
生信号及びクロック信号から、データ列の先頭を示す同
期パターンを検出し、同期パターン検出信号を復調回路
５に出力する。復調回路５は、同期パターン検出回路４
から入力された同期パターン検出信号を基準としてデー
タを復調し、図示しない上位装置に送出する。

【００２１】図３は、光ディスク１上のデータ列のフォ
ーマットの一例を示すものである。

【００２２】光ディスク１には、同心円状、あるいはス
パイラル状に微細なトラックが形成されている。このト
ラックは、さらに複数のセクタに分割されている。ここ
で、セクタナンバーＮのセクタを例に挙げると、この第
Ｎセクタには、トラックナンバーやセクタナンバー等の
アドレス情報が記録されているアドレス部６、前記クロ
ック信号生成回路３がＰＬＬを引き込むためのVFO SYNC
７、同期パターン８、及びデータ９が順に記録されてい
る。さらに、アドレス部６とVFO SYNC７との間、及びセ
クタとセクタとの間には、ギャップ（GAP)１０が設けら
れている。同期パターン８は、後続して記録されている
データ９の先頭を示すもので、各４ビットのシンボルパ
ターンＡ・Ｂ・Ｃが所属の規則に従って、合計４８ビッ
トとなるように配列されている。また、このシンボルパ
ターンＡ・Ｂ・Ｃの各々のビットパターンは、例えば、
それぞれ１０００、０１００、００１０となっている。

【００２３】本実施例の同期パターン検出回路は、図１
に示すように、再生データをシリアル・パラレル変換す
る４８ビットのシフトレジスタ（シリアル・パラレル変
換手段）１１と、同期パターン８を構成するシンボルパ
ターンＡ・Ｂ・Ｃの組合せに従って設けられ、シンボル
パターンＡ・Ｂ・Ｃの同定を個別に行う第１デコーダ
（パターン判定信号生成手段）１２ａ・１２ｂ・１２ｃ
と、複数のフリップフロップ回路（以下、ＦＦ回路とい
う）及び演算手段等を備えている多数決判定回路（多数
決判定手段）１３と、この多数決判定回路１３によって
生成される同期パターン検出信号をクロック信号に同期
して出力する第５ＦＦ回路２２とを備えている。

【００２４】４８ビットのシフトレジスタ１１には、再
生データ入力端子ＲＤＡＴＡから再生データが入力され
ると共に、クロック信号入力端子ＣＬＫからクロック信
号が入力される。再生データは、このシフトレジスタ１
１において、シリアル・パラレル変換される。例えば、
同期パターン８を構成する合計４８ビットのデータがク
ロック信号に同期してシフトレジスタ１１にシリアルに
入力され、４９番目のクロック信号に同期して４８ビッ
トのパラレルデータが出力される。

【００２５】この４８ビットのパラレルデータは、４ビ
ット単位で、合計１２個の第１デコーダ１２ａ・１２ｂ
・１２ｃのそれぞれに入力され、シンボルパターンＡ・
Ｂ・Ｃをデコードすることにより、それぞれのパターン
一致が判定される。例えば、第１デコーダ１２ａは、入
力された４ビットのパラレルデータがシンボルパターン
Ａのビット配列（１０００）に一致するときには論理値
１を、それ以外のときには論理値０をパターン判定信号
として出力する。他の第１デコーダ１２ｂ・１２ｃにつ
いても同様である。

【００２６】１２個のパターン判定信号は、多数決判定
回路１３の入力段に設けられた１２ビットの第１ＦＦ回
路１４にパラレルに入力される。１２ビットの第１ＦＦ
回路１４には、クロック信号入力端子ＣＬＫから上記と
同一のクロック信号が入力されている。各第１デコーダ
１２ａ・１２ｂ・１２ｃにおいて判定結果が確定するま
での時間は、クロック信号の１周期よりも十分に短いの
で、上記のパターン判定信号は、シフトレジスタ１１か
ら４８ビットのパラレルデータが出力されるための上記
４９番目のクロック信号のタイミングで第１ＦＦ回路１
４に確実に入力される。

【００２７】次に、第１ＦＦ回路１４の１２ビットの出
力は、３ビットずつパラレルになって、次段に４個設け
られた第２デコーダ１５のそれぞれに接続されている。
したがって、第１ＦＦ回路１４に入力された１２個のパ
ターン判定信号は、５０番目のクロック信号に同期して
パラレルに出力され、３ビットのバイナリデータとなっ
て各第２デコーダ１５に入力される。

【００２８】第２デコーダ１５は、８通りのパターン一
致結果を含む３ビットのバイナリデータを４通りで表さ
れる２ビットのバイナリデータに変換する。２ビットの
バイナリデータの最大値は（１１）、１０進法で３であ
る。各第２デコーダ１５は、次段に設けられた２ビット
の第２ＦＦ回路１６にそれぞれ接続されている。合計４
個の第２ＦＦ回路１６の各々には、クロック信号入力端
子ＣＬＫから上記と同一のクロック信号が入力されてい
る。第２デコーダ１５において、変換結果が確定するま
での時間は、クロック信号の１周期よりも十分に短いの
で、第２デコーダ１５の変換結果は、第１ＦＦ回路１４
が１２個のパターン判定信号を出力するための上記５０
番目のクロック信号のタイミングで第２ＦＦ回路１６に
確実に入力される。

【００２９】第２ＦＦ回路１６の次段には、２個の第２
ＦＦ回路１６に対して１個の割りで、第１アダー１７が
設けられている。４個の第２ＦＦ回路１６は、それぞれ
５１番目のクロック信号に同期して、２ビットのバイナ
リデータを第１アダー１７に出力する。合計２個の第１
アダー１７は、それぞれ２個の第２ＦＦ回路１６から供
給された２ビットのバイナリデータをを加算し、３ビッ
トのバイナリデータを出力する。３ビットのバイナリデ
ータの最大値は（１１１）、１０進法で７であるが、こ
れは、第１アダー１７には１０進法で最大値３のデータ
が２つ、すなわち、最大値６のデータが入力されること
に対応している。

【００３０】各第１アダー１７は、次段に設けられた３
ビットの第３ＦＦ回路１８にそれぞれ接続されている。
合計２個の第２ＦＦ回路１６の各々には、クロック信号
入力端子ＣＬＫから上記と同一のクロック信号が入力さ
れている。第１アダー１７において、加算結果が確定す
るまでの時間は、クロック信号の１周期よりも十分に短
いので、第１アダー１７が出力する３ビットのバイナリ
データは、第２ＦＦ回路１６が２ビットのバイナリデー
タを出力するための上記５１番目のクロック信号のタイ
ミングで、第３ＦＦ回路１８に確実に入力される。

【００３１】２個の第３ＦＦ回路１８の各出力は、第２
アダー１９に接続されている。したがって、各第３ＦＦ
回路１８は、５２番目のクロック信号に同期して、３ビ
ットのバイナリデータを第２アダー１９に出力する。第
２アダー１９は、３ビットのバイナリデータを加算し、
４ビットのバイナリデータを出力する。４ビットのバイ
ナリデータの最大値は（１１１１）、１０進法で１５で
あるが、これは、第２アダー１９には１０進法で最大値
６のデータが２つ、すなわち、最大値１２のデータが入
力されることに対応している。

【００３２】この４ビットのバイナリデータは、前記し
た合計１２個のシンボルパターンＡ・Ｂ・Ｃの内、第１
デコーダ１２ａ・１２ｂ・１２ｃにおいて一致している
と判定された個数を表している。第２アダー１９の出力
は、次段に設けられた４ビットの第４ＦＦ回路２０に接
続されている。第４ＦＦ回路２０には、クロック信号入
力端子ＣＬＫから、上記と同一のクロック信号が入力さ
れている。第２アダー１９において、加算結果が確定す
るまでの時間は、クロック信号の１周期よりも十分に短
いので、第２アダー１９が出力する４ビットのバイナリ
データは、第３ＦＦ回路１８が３ビットのバイナリデー
タを出力するための上記５２番目のクロック信号のタイ
ミングで、第４ＦＦ回路２０に確実に入力される。

【００３３】続いて、第４ＦＦ回路２０の出力は、多数
決判定回路１３の出力段に設けられたデジタルコンパレ
ータ２１に接続されている。したがって、第４ＦＦ回路
２０は、５３番目のクロック信号に同期して、４ビット
のバイナリデータをデジタルコンパレータ２１に出力す
る。デジタルコンパレータ２１には、しきい値入力端子
ＴＨＲからしきい値として、４ビットのバイナリデータ
も入力されている。デジタルコンパレータ２１は、第４
ＦＦ回路２０からの４ビットのバイナリデータと、しき
い値入力端子ＴＨＲからの４ビットのバイナリデータと
を比較し、第４ＦＦ回路２０からのバイナリデータがし
きい値と等しいか、あるいはしきい値より大きい場合
に、論理値１を出力するようになっている。

【００３４】最後に、デジタルコンパレータ２１の出力
は、第５ＦＦ回路２２に接続されている。第５ＦＦ回路
２２には、クロック信号入力端子ＣＬＫから上記と同一
のクロック信号が入力されている。デジタルコンパレー
タ２１において、比較結果が確定するのに要する時間
は、クロック信号の１周期よりも十分に短いので、デジ
タルコンパレータ２１の出力は、第４ＦＦ回路２０が４
ビットのバイナリデータを出力するための上記５３番目
のクロック信号のタイミングで、第５ＦＦ回路２２に確
実に入力される。

【００３５】こうして、第５ＦＦ回路２２は、デジタル
コンパレータ２１が論理値１を出力した場合、５４番目
のクロック信号に同期して、同期パターン検出信号とし
ての論理値１を出力する。

【００３６】尚、第５ＦＦ回路２２は、同期パターン８
の最終ビットがシフトレジスタ１１に入力されてから６
クロック遅延して、同期パターンの検出結果を前記復調
回路５に出力することになる。しかしながら、この遅延
量はクロック信号の１周期の整数倍であり、しかも多数
決判定回路１３内に第２デコーダ１５や第１アダー１７
等を介して直列に設けられたＦＦ回路の段数によって確
定されている。この結果、復調回路５は、この遅延量が
補正されるように設計されればよく、上記と同一のクロ
ック信号によって動作することが可能となる。

【００３７】以上のように、本実施例の同期パターン検
出回路では、多数決判定回路１３内の第２デコーダ１
５、第１アダー１７、第２アダー１９、及びデジタルコ
ンパレータ２１の前に、クロック信号入力端子ＣＬＫか
ら同一のクロック信号が入力されたＦＦ回路がそれぞれ
設けられている。上記第２デコーダ１５、第１アダー１
７、第２アダー１９、及びデジタルコンパレータ２１の
出力が確定するまでの時間は、クロック信号の１周期よ
りも十分に短いので、各出力は、各ＦＦ回路においてク
ロック信号の１周期で確実に入出力される。したがっ
て、ディスクの回転数や、記録密度の向上を図るため、
データの転送レートが上昇し、それに伴って、クロック
信号の周期が短くなった場合においても、確実に同期パ
ターンの検出を行うことができる。

【００３８】次に、請求項２に係る発明の実施例を、図
４及び図５に基づいて説明すれば、以下の通りである。
尚、説明の便宜上、前記実施例の図面に示した部材と同
一の機能を有する部材には、同一の符号を付記し、その
説明を省略する。

【００３９】本実施例の同期パターン検出回路には、図
４に示すように、４ビットの第１シフトレジスタ（シリ
アル・パラレル変換手段）２３、デコーダ（パターン判
定信号生成手段）２４ａ・２４ｂ・２４ｃ、第２シフト
レジスタ２５ａ・２５ｂ・２５ｃ、２組の判定ブロック
２６ａ・２６ｂ、タイミング生成回路（タイミング発生
手段）３１、オアゲート３０、及びＦＦ回路２２により
構成されている。

【００４０】第１シフトレジスタ２３では、クロック信
号入力端子ＣＬＫから供給されるクロック信号に同期し
て、４ビットの再生データが再生データ入力端子ＲＤＡ
ＴＡからシリアルに入力され、パラレルに出力される。
第１シフトレジスタ２３の出力は、デコーダ２４ａ・２
４ｂ・２４ｃにそれぞれ接続されている。デコーダ２４
ａは、第１実施例と同様に、シンボルパターンＡの同定
を行い、第１シフトレジスタ２３から入力した４ビット
のパラレル再生データが（１０００）のときに論理値１
にデコードする。デコーダ２４ｂ・２４ｃも同様に、各
々シンボルパターンＢ・Ｃの同定を行う。

【００４１】次に、上記デコーダ２４ａ・２４ｂ・２４
ｃが出力する各パターン判定信号は、それぞれ第２シフ
トレジスタ２５ａ・２５ｂ・２５ｃに入力される。この
第２シフトレジスタ２５ａ・２５ｂ・２５ｃには、上記
クロック信号入力端子ＣＬＫから上記と同一のクロック
信号が入力されている。上記デコーダ２４ａ・２４ｂ・
２４ｃでデコードが行われる時間は、クロック信号の１
周期よりも十分に短いので、上記パターン判定信号は、
クロック信号に同期して確実に第２シフトレジスタ２５
ａ・２５ｂ・２５ｃのそれぞれに入力される。

【００４２】第２シフトレジスタ２５ａ・２５ｂ・２５
ｃからは、同期パターン８を構成するシンボルパターン
Ａ・Ｂ・Ｃの配列に対応した判定結果が引き出されるよ
うになっており、第２シフトレジスタ２５ａ・２５ｂ・
２５ｃからパラレルに取り出された合計１２ビットの出
力は、その時点における各シンボルパターンＡ・Ｂ・Ｃ
の一致結果、つまり同定数を表している。したがって、
これらの出力を多数決判定回路に入力し、多数決判定回
路において、上記同定数と、しきい値入力端子ＴＨＲか
ら入力されたしきい値とを比較することにより、同期パ
ターン８が検出されたか否かが判断される。

【００４３】本実施例の同期パターン検出回路では、上
記のような判定を行う判定ブロックが２組設けられ、順
次動作するようになっている。これらの判定ブロック２
６ａ・２６ｂの構成は同一なので、説明の便宜上、判定
ブロック２６ｂが備える構成部材を示す番号を括弧内に
記す。

【００４４】判定ブロック２６ａ（２６ｂ）は、第２シ
フトレジスタ２５ａ・２５ｂ・２５ｃからパラレルに取
り出された合計１２ビットの出力に接続され、かつ、ク
ロック信号入力端子ＣＬＫを介してクロック信号を供給
される１２ビットのＦＦ回路２７ａ（２７ｂ）、ＦＦ回
路２７ａ（２７ｂ）の出力に接続された多数決判定回路
（多数決判定手段）２８ａ（２８ｂ）、及び一方の入力
端子が多数決判定回路２８ａ（２８ｂ）の出力に接続さ
れたアンドゲート２９ａ（２９ｂ）により構成されてい
る。また、判定ブロック２６ａ・２６ｂは、それぞれ特
定のタイミングで交互に動作するようになっている。

【００４５】このタイミングは、ＦＦ回路３２及びイン
バータ３３ａ・３３ｂにより構成されるタイミング生成
回路３１によって出力される。ＦＦ回路３２の出力端子
Ｑはインバータ３３ａを介してデータ入力端子Ｄに接続
されると共に、判定ブロック２６ａ（２６ｂ）内のＦＦ
回路２７ａ（２７ｂ）とアンドゲート２９ａ（２９ｂ）
の他方の入力端子にも接続されている。

【００４６】上記のタイミング生成回路３１は、図５
（ａ）（ｃ）に示すように、クロック信号入力端子ＣＬ
Ｋから入力されるクロック信号の立ち上がりによってト
グルするタイミング信号Ｔａを判定ブロック２６ａに供
給し、図５（ｅ）に示すように、タイミング信号Ｔａを
反転したタイミング信号Ｔｂを判定ブロック２６ｂに供
給する。

【００４７】判定ブロック２６ａ（２６ｂ）内のＦＦ回
路２７ａ（２７ｂ）は、タイミング生成回路３１から導
入されるタイミング信号Ｔａ（Ｔｂ）がハイレベルのと
き、クロック信号入力端子ＣＬＫから入力されるクロッ
ク信号の立ち上がりに同期して、前記第２シフトレジス
タ２５ａ・２５ｂ・２５ｃから同定結果を示す１２ビッ
トのパラレルデータを入力し、また、上記タイミング信
号Ｔａ（Ｔｂ）がローレベルのときには、以前のデータ
を保持するようになっている。したがって、ＦＦ回路２
７ａ・２７ｂは、互いに反転したタイミング信号Ｔａ・
Ｔｂによって交互に動作し、１２ビットのパラレルデー
タを交互に入力する。

【００４８】また、判定ブロック２６ａ（２６ｂ）の最
後に設けられているアンドゲート２９ａ（２９ｂ）も上
記タイミング信号Ｔａ（Ｔｂ）により、多数決判定回路
２８ａ（２８ｂ）の出力をそれぞれマスクしている。さ
らに、アンドゲート２９ａ・２９ｂの各出力は、次段に
設けられたオアゲート３０の各入力端子に接続されてい
る。このオアゲート３０は、各判定ブロック２６ａ・２
６ｂの判定結果の論理和をとるものである。このオアゲ
ート３０の出力は、ＦＦ回路２２に接続されている。

【００４９】さらに具体的に説明すれば、合計１２個の
シンボルパターンＡ・Ｂ・Ｃの同定数を表す１２ビット
のパラレルデータは、例えば、図５（ｃ）に示すタイミ
ング信号Ｔａがハイレベルのときに、図５（ａ）に示す
クロック信号の立ち上がり時（ａ−１）に同期して、１
２ビットのＦＦ回路２７ａに入力される（このとき、タ
イミング信号Ｔｂはローレベルであるから、ＦＦ回路２
７ｂは上記パラレルデータを取り込まない）。

【００５０】これにより、多数決判定回路２８ａの出力
Ｊａが、図５（ｂ）に示すように、その直後から不確定
状態（図中斜線で示す）となり、クロック信号の次の立
ち上がり時（ａ−２）も、まだ不確定状態である。しか
し、上記クロック信号の立ち上がり時（ａ−２）では、
タイミング信号Ｔａはローレベルであるから、アンドゲ
ート２９ａの出力もローレベルである。

【００５１】そして、例えば、クロック信号の次の立ち
上がり時（ａ−３）の前に、上記多数決判定回路２８ａ
の出力Ｊａが余裕をもって確定しているとすれば、この
ときのタイミング信号Ｔａはハイレベルであるため、多
数決判定回路２８ａの判定結果が有効になる。すなわ
ち、クロック信号の立ち上がり時（ａ−３）において、
アンドゲート２９ａの出力はハイレベルとなっている。

【００５２】一方、クロック信号の立ち上がり時（ａ−
３）において、タイミング信号Ｔｂはローレベルである
から、もちろん、アンドゲート２９ｂの出力はローレベ
ルである。したがって、この場合、オアゲート３０の出
力は、判定ブロック２６ａの判定結果に基づいてハイレ
ベルとなる。ＦＦ回路２２の出力は入力に対して１クロ
ック分遅延するから、同期パターン検出信号Ｓは、図５
（ｆ）に示すように、クロック信号の次の立ち上がり時
（ａ−４）でＦＦ回路２２から出力される。

【００５３】上記の場合とは逆に、タイミング信号Ｔａ
がローレベルのときには、図５（ｅ）に示すタイミング
信号Ｔｂがハイレベルであるから、同様に図５（ｄ）に
示す多数決判定回路２８ｂの出力Ｊｂが有効になる。こ
のように、上記２つの判定ブロック２６ａ・２６ｂの出
力が交互に有効になるため、オアゲート３０において判
定ブロック２６ａ・２６ｂの判定結果の論理和をとるこ
とにより、クロック信号の周期が短い場合であっても、
ＦＦ回路２２は確実に同期パターン検出信号Ｓを出力す
ることができる。

【００５４】また、ＦＦ回路２２の出力は、同期パター
ンの最終ビットが前記第１のシフトレジスタ２３に入力
されてから、上記の例では５クロック遅延することにな
るが、その遅延量は、クロック単位であり、しかも確定
しているので、次段の復調回路をこの遅延量を考慮して
設計することにより、遅延量を容易に補正することがで
きる。

【００５５】以上のように、上記２組の判定ブロック２
６ａ・２６ｂ内の１２ビットのＦＦ回路２７ａ・２７ｂ
で、第２のシフトレジスタ２５ａ・２５ｂ・２５ｃの出
力を交互に入力することにより、多数決判定回路２８ａ
・２８ｂの出力Ｊａ・Ｊｂが確定するのに与えられる時
間は、クロック信号の周期の２倍となる。この結果、次
段のＦＦ回路２２は、十分に余裕をもって判定結果を入
力し、同期パターン検出信号を出力できる。したがっ
て、クロック信号の周期が短い場合においても、確実に
同期パターンの検出が行われる。

【００５６】尚、クロック信号の周期がさらに短くな
り、多数決判定回路の出力の確定が間に合わない場合に
は、さらに判定ブロックを設け、これらを順次動作させ
ることにより、多数決判定回路の出力が確定するために
与えられる時間を増加させることが可能である。

【００５７】

【発明の効果】請求項１の発明に係る同期パターン検出
回路は、以上のように、多数決判定手段には、シンボル
パターンの同定数としきい値とに基づいて多数決判定を
順次行う際の各動作結果が、クロック信号の１周期以内
に確定する位置毎に、上記各動作結果を入出力するフリ
ップフロップ回路が設けられている構成である。

【００５８】それゆえ、例えば、光ディスク装置等にお
いて、ディスクの回転数や、記録密度を向上させ、それ
に伴ってデータの転送レートが上昇し、クロック信号の
周期が短くなった場合においても、確実に同期パターン
の検出を行うことができるという効果を奏する。

【００５９】また、請求項２の発明に係る同期パターン
検出回路は、クロック信号に基づいて分周された特定の
タイミング信号を発生するタイミング発生手段と、上記
タイミング信号によって与えられる特定のタイミングに
のみパターン判定信号をしきい値と比較することにより
多数決判定を行う複数の多数決判定手段と、この多数決
判定手段による判定結果を上記タイミング信号によって
与えられる特定のタイミングにのみ有効にするアンドゲ
ートと、複数の多数決判定手段による判定結果の論理和
をとるオアゲートとを備えている構成である。

【００６０】それゆえ、上記した効果に併せて、各多数
決判定手段内で判定結果を確定するのに与えられる時間
を、備えられた多数決判定手段の数に応じて延長するこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る同期パターン検出回路の一構成例
を示すブロック図である。

【図２】図１の同期パターン検出回路を備えている光デ
ィスク装置の要部を示す構成図である。

【図３】光ディスクにおけるデータ列のフォーマットの
一例を示す模式図である。

【図４】本発明に係る同期パターン検出回路の他の構成
例を示すブロック図である。

【図５】図５の同期パターン検出回路の各部で生成され
る信号およびクロック信号のタイミングを示すタイミン
グチャートである。

【図６】従来の同期パターン検出回路の構成を示すブロ
ック図である。

【符号の説明】

１ 光ディスク（記録媒体） ４ 同期パターン検出回路 ８ 同期パターン ９ データ １１・２３ シフトレジスタ（シリアル・パラレル変
換手段） １２ａ・１２ｂ・１２ｃ 第１デコーダ（パターン判
定信号生成手段） １３・２８ａ・２８ｂ 多数決判定回路（多数決判定
手段） １４ 第１ＦＦ回路（フリップフロップ回路） １６ 第２ＦＦ回路（フリップフロップ回路） １８ 第３ＦＦ回路（フリップフロップ回路） ２０ 第４ＦＦ回路（フリップフロップ回路） ２４ａ・２４ｂ・２４ｃ デコーダ（パターン判定信
号生成手段） ３１ タイミング生成回路（タイミング発生手段） ２９ａ・２９ｂ アンドゲート ３０ オアゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数ビットから成るシンボルパターンの複
   数配列によって構成され、記録データの先頭を示す同期
   パターンが付加された記録媒体から得られる再生信号
   を、クロック信号に基づいてシリアル・パラレル変換す
   るシリアル・パラレル変換手段と、上記シリアル・パラ
   レル変換手段の出力に基づいて上記シンボルパターンを
   同定し、パターン判定信号を生成するパターン判定信号
   生成手段と、上記パターン判定信号に基づいて、シンボ
   ルパターンの同定数をしきい値と比較し、上記同定数が
   しきい値以上のときに同期パターンが検出されたことを
   示す検出信号を生成する多数決判定手段とを備えている
   同期パターン検出回路において、 上記多数決判定手段には、シンボルパターンの同定数と
   しきい値とに基づいて多数決判定を順次行う際の各動作
   結果が、上記クロック信号の１周期以内に確定する位置
   毎に、上記各動作結果を入出力するフリップフロップ回
   路が設けられていることを特徴とする同期パターン検出
   回路。
2. 【請求項２】複数ビットから成るシンボルパターンの複
   数配列によって構成され、記録データの先頭を示す同期
   パターンが付加された記録媒体から得られる再生信号
   を、クロック信号に基づいてシリアル・パラレル変換す
   るシリアル・パラレル変換手段と、上記同期パターンの
   再生信号から、上記シンボルパターンを同定し、パター
   ン判定信号を生成するパターン判定信号生成手段とを備
   えている同期パターン検出回路において、 上記クロック信号に基づいて分周された特定のタイミン
   グ信号を発生するタイミング発生手段と、上記タイミン
   グ信号によって与えられる特定のタイミングにおける上
   記パターン判定信号をしきい値と比較することにより多
   数決判定を行う複数の多数決判定手段と、この多数決判
   定手段による判定結果を上記タイミング信号によって与
   えられる特定のタイミングにのみ有効にするアンドゲー
   トと、複数の多数決判定手段による判定結果の論理和を
   とるオアゲートとを備えていることを特徴とする同期パ
   ターン検出回路。