JPH0541378A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0541378A JPH0541378A JP4005222A JP522292A JPH0541378A JP H0541378 A JPH0541378 A JP H0541378A JP 4005222 A JP4005222 A JP 4005222A JP 522292 A JP522292 A JP 522292A JP H0541378 A JPH0541378 A JP H0541378A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/01—Manufacture or treatment
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 この発明は、多層積層配線のコンタクト部分
のパターニング精度を向上させることである。 【構成】 下層のシリコン層と上層に配置される配線層
はコンタクト用開口部を通して電気的に接続される。開
口部の内部にはシリコン層の導電型と同じ導電型を有す
るシリコンプラグ層が埋め込まれる。シリコンプラグ層
はＣＶＤ法を用いて堆積された後、エッチバック層によ
り開口部の内部に埋め込まれる。上層の配線層はシリコ
ンプラグ層と異なる導電型を有する。上部の配線層とシ
リコンプラグ層との間には高融点金属シリサイド層が形
成される。
のパターニング精度を向上させることである。 【構成】 下層のシリコン層と上層に配置される配線層
はコンタクト用開口部を通して電気的に接続される。開
口部の内部にはシリコン層の導電型と同じ導電型を有す
るシリコンプラグ層が埋め込まれる。シリコンプラグ層
はＣＶＤ法を用いて堆積された後、エッチバック層によ
り開口部の内部に埋め込まれる。上層の配線層はシリコ
ンプラグ層と異なる導電型を有する。上部の配線層とシ
リコンプラグ層との間には高融点金属シリサイド層が形
成される。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置において、高段差領域における配線のコン
タクト構造の改善に関するものである。
る半導体装置において、高段差領域における配線のコン
タクト構造の改善に関するものである。
【０００２】
【従来の技術】半導体装置の分野においては、集積度の
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が考案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が考案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
【０００３】基板上に半導体素子が積層される構造を有
する半導体装置の一例として、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造
について説明する。図２６ないし図２８は、「ポリシリ
コン薄膜トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭ
メモリセル」塘他，電子情報通信学会技報Ｖｏｌ．９
０．Ｎｏ．４８．ｐ７〜ｐ１３に示された、負荷として
薄膜トランジスタを用いたＣＭＯＳ型ＳＲＡＭのメモリ
セルの構造を示している。また、図２９は、このＳＲＡ
Ｍのメモリセルの等価回路図である。図２９を参照し
て、ＣＭＯＳ型ＳＲＡＭのメモリセルは、一対のＣＭＯ
Ｓインバータを有している。一方のＣＭＯＳインバータ
は駆動用ｎチャネルＭＯＳトランジスタ２０ａと負荷用
ｐチャネルＭＯＳ薄膜トランジスタ２１ａとを有してい
る。また、他方のＣＭＯＳインバータは駆動用ｎチャネ
ルＭＯＳトランジスタ２０ｂと負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ｂとを有している。一方のＣＭＯ
Ｓインバータのトランジスタ２０ａ、２１ａのゲートは
他方のＣＭＯＳインバータの各トランジスタ２０ｂ、２
１ｂの共通の記憶ノード２５ｂに、また他方のＣＭＯＳ
インバータのトランジスタ２０ｂ、２１ｂのゲートは、
一方のＣＭＯＳインバータトランジスタ２０ａ、２１ａ
の共通の記憶ノード２５ａに交差接続され、フリップフ
ロップ回路を構成している。負荷用ｐチャネルＭＯＳ薄
膜トランジスタ２１ａ、２１ｂのソースは電源２３に接
続されている。また、駆動用ｎチャネルＭＯＳトランジ
スタ２０ａ、２０ｂの各々のソースは接地されている。
フリップフロップ回路の記憶ノード２５ａ、２５ｂには
各々転送用ｎチャネルＭＯＳトランジスタ２２ａ、２２
ｂが接続されている。転送用ｎチャネルＭＯＳトランジ
スタ２２ａ、２２ｂのゲートはワード線２７に接続され
ている。また、転送用ｎチャネルＭＯＳトランジスタ２
２ａ、２２ｂのドレイン領域は、各々ビット線２６ａ、
２６ｂに接続されている。
する半導体装置の一例として、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造
について説明する。図２６ないし図２８は、「ポリシリ
コン薄膜トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭ
メモリセル」塘他，電子情報通信学会技報Ｖｏｌ．９
０．Ｎｏ．４８．ｐ７〜ｐ１３に示された、負荷として
薄膜トランジスタを用いたＣＭＯＳ型ＳＲＡＭのメモリ
セルの構造を示している。また、図２９は、このＳＲＡ
Ｍのメモリセルの等価回路図である。図２９を参照し
て、ＣＭＯＳ型ＳＲＡＭのメモリセルは、一対のＣＭＯ
Ｓインバータを有している。一方のＣＭＯＳインバータ
は駆動用ｎチャネルＭＯＳトランジスタ２０ａと負荷用
ｐチャネルＭＯＳ薄膜トランジスタ２１ａとを有してい
る。また、他方のＣＭＯＳインバータは駆動用ｎチャネ
ルＭＯＳトランジスタ２０ｂと負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ｂとを有している。一方のＣＭＯ
Ｓインバータのトランジスタ２０ａ、２１ａのゲートは
他方のＣＭＯＳインバータの各トランジスタ２０ｂ、２
１ｂの共通の記憶ノード２５ｂに、また他方のＣＭＯＳ
インバータのトランジスタ２０ｂ、２１ｂのゲートは、
一方のＣＭＯＳインバータトランジスタ２０ａ、２１ａ
の共通の記憶ノード２５ａに交差接続され、フリップフ
ロップ回路を構成している。負荷用ｐチャネルＭＯＳ薄
膜トランジスタ２１ａ、２１ｂのソースは電源２３に接
続されている。また、駆動用ｎチャネルＭＯＳトランジ
スタ２０ａ、２０ｂの各々のソースは接地されている。
フリップフロップ回路の記憶ノード２５ａ、２５ｂには
各々転送用ｎチャネルＭＯＳトランジスタ２２ａ、２２
ｂが接続されている。転送用ｎチャネルＭＯＳトランジ
スタ２２ａ、２２ｂのゲートはワード線２７に接続され
ている。また、転送用ｎチャネルＭＯＳトランジスタ２
２ａ、２２ｂのドレイン領域は、各々ビット線２６ａ、
２６ｂに接続されている。
【０００４】メモリセルに情報を書込む場合について説
明する。たとえば、記憶ノード２５ａを接地電位、記憶
ノード２５ｂを電源電位に設定する場合には、ビット線
２６ａを接地レベルに、ビット線２６ｂを電源レベルに
設定し、ワード線２７に所定電位を与えて転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ、２２ｂをオンさせる。
明する。たとえば、記憶ノード２５ａを接地電位、記憶
ノード２５ｂを電源電位に設定する場合には、ビット線
２６ａを接地レベルに、ビット線２６ｂを電源レベルに
設定し、ワード線２７に所定電位を与えて転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ、２２ｂをオンさせる。
【０００５】また、メモリセルから情報を読出す場合に
ついて説明する。ビット線２６ａ、２６ｂをセンスアン
プ回路に接続する。この状態で、ワード線２７に所定の
電位を与えて転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂをオンする。この動作により、記憶ノード２
５ａ、２５ｂの電位がビット線２６ａ、２６ｂに読出さ
れる。
ついて説明する。ビット線２６ａ、２６ｂをセンスアン
プ回路に接続する。この状態で、ワード線２７に所定の
電位を与えて転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂをオンする。この動作により、記憶ノード２
５ａ、２５ｂの電位がビット線２６ａ、２６ｂに読出さ
れる。
【０００６】次に、ＳＲＡＭのメモリセルの具体的な構
造について図２６ないし図２８を用いて説明する。図２
６および図２７は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図２６にメモリセルの下層部の平面構造を示し、図
２７に上層部の平面構造を示している。また、図２８
は、図２６および図２７における切断線Ｘ−Ｘに沿った
方向からの断面構造図である。図２６ないし図２８を参
照して、ＳＲＡＭのメモリセルは、シリコン基板１表面
に近い下層領域に、駆動用ｎチャネルＭＯＳトランジス
タ２０ａ、２０ｂと転送用ｎチャネルＭＯＳトランジス
タ２２ａ、２２ｂとを配置している。また、層間絶縁層
９を介在してシリコン基板１の主表面上に形成された上
層領域には、負荷用のｐチャネルＭＯＳ薄膜トランジス
タ２１ａ、２１ｂが配置されている。
造について図２６ないし図２８を用いて説明する。図２
６および図２７は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図２６にメモリセルの下層部の平面構造を示し、図
２７に上層部の平面構造を示している。また、図２８
は、図２６および図２７における切断線Ｘ−Ｘに沿った
方向からの断面構造図である。図２６ないし図２８を参
照して、ＳＲＡＭのメモリセルは、シリコン基板１表面
に近い下層領域に、駆動用ｎチャネルＭＯＳトランジス
タ２０ａ、２０ｂと転送用ｎチャネルＭＯＳトランジス
タ２２ａ、２２ｂとを配置している。また、層間絶縁層
９を介在してシリコン基板１の主表面上に形成された上
層領域には、負荷用のｐチャネルＭＯＳ薄膜トランジス
タ２１ａ、２１ｂが配置されている。
【０００７】主に図２８を参照して、シリコン基板１の
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ+ 分離領域３が形成されている。駆動用ｎチャ
ネルＭＯＳトランジスタ２０ａを転送用ｎチャネルＭＯ
Ｓトランジスタ２２ｂは、各々、ｎ+ ソース・ドレイン
領域７、７と、ゲート酸化膜５およびゲート電極６とを
備えている。ゲート電極６は多結晶シリコン層６ａと、
その表面上に形成された金属シリサイド膜６ｂからなる
ポリサイド構造を有している。
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ+ 分離領域３が形成されている。駆動用ｎチャ
ネルＭＯＳトランジスタ２０ａを転送用ｎチャネルＭＯ
Ｓトランジスタ２２ｂは、各々、ｎ+ ソース・ドレイン
領域７、７と、ゲート酸化膜５およびゲート電極６とを
備えている。ゲート電極６は多結晶シリコン層６ａと、
その表面上に形成された金属シリサイド膜６ｂからなる
ポリサイド構造を有している。
【０００８】シリコン基板１の表面上は厚い層間絶縁層
９で覆われている。層間絶縁層９の表面上には負荷用ｐ
チャネル薄膜トランジスタ２１ｂが形成されている。薄
膜トランジスタ１４は、層間絶縁層９の表面上に形成さ
れたゲート電極８ｂと、ゲート電極８ｂの表面を覆うゲ
ート酸化膜１３と、ｐ+ ソース・ドレイン領域１２ａ、
１２ｃおよびチャネル領域１２ｂとを備える。ｐ+ ソー
ス・ドレイン領域１２ａ、１２ｃおよびチャネル領域１
２ｂは膜厚２０ｎｍ程度の薄い多結晶シリコン層中に形
成されている。また、ゲート電極８ｂはｐ型の不純物を
含んでいる。
９で覆われている。層間絶縁層９の表面上には負荷用ｐ
チャネル薄膜トランジスタ２１ｂが形成されている。薄
膜トランジスタ１４は、層間絶縁層９の表面上に形成さ
れたゲート電極８ｂと、ゲート電極８ｂの表面を覆うゲ
ート酸化膜１３と、ｐ+ ソース・ドレイン領域１２ａ、
１２ｃおよびチャネル領域１２ｂとを備える。ｐ+ ソー
ス・ドレイン領域１２ａ、１２ｃおよびチャネル領域１
２ｂは膜厚２０ｎｍ程度の薄い多結晶シリコン層中に形
成されている。また、ゲート電極８ｂはｐ型の不純物を
含んでいる。
【０００９】次に、下層に形成される駆動用ｎチャネル
ＭＯＳトランジスタ２０ａと、転送用ｎチャネルＭＯＳ
トランジスタ２２ｂと、上層に形成された負荷用ｐチャ
ネルＭＯＳ薄膜トランジスタ２１ｂとが接続される記憶
ノード２５ｂの配線構造について説明する。層間絶縁層
９の中には開口部１６が形成されている。この開口部１
６の内部には、駆動用ｎチャネルＭＯＳトランジスタ２
０ａのゲート電極６と転送用ｎチャネルＭＯＳトランジ
スタ２２ｂの一方のｎ+ ソース・ドレイン領域７が露出
している。多結晶シリコンから構成される配線層８ａ
は、開口部１６の内部に形成され、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６と転送用ｎチャ
ネルＭＯＳトランジスタ２２ｂのｎ+ ソース・ドレイン
領域７とに同時に接続されている。このようなコンタク
ト構造をシェアードコンタクトと称す。さらに、配線層
８ａの一部は層間絶縁層９の表面上に延在している。そ
して、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂ
のｐ+ ソース・ドレイン領域１２ａを構成する多結晶シ
リコン層がこの配線層８ａの表面に接続されている。配
線層８ａは多結晶シリコンから構成され、その内部に導
電性を得るためのｐ型不純物を含んでいる。開口部１６
の底部において、配線層８ａとソース・ドレイン領域７
との間にはチタンシリサイド層１１が形成されている。
チタンシリサイド層１１はｐ型の配線層８ａとｎ型のソ
ース・ドレイン領域７とが直接接続されることによりｐ
ｎ接合が形成されることを防止する。なお、層間絶縁層
９の表面上に配置される配線層８ａが開口部１６を通し
て下層のたとえばシリコン基板に形成された不純物領域
と接続されるような構造をダイレクトコンタクトと称す
る。
ＭＯＳトランジスタ２０ａと、転送用ｎチャネルＭＯＳ
トランジスタ２２ｂと、上層に形成された負荷用ｐチャ
ネルＭＯＳ薄膜トランジスタ２１ｂとが接続される記憶
ノード２５ｂの配線構造について説明する。層間絶縁層
９の中には開口部１６が形成されている。この開口部１
６の内部には、駆動用ｎチャネルＭＯＳトランジスタ２
０ａのゲート電極６と転送用ｎチャネルＭＯＳトランジ
スタ２２ｂの一方のｎ+ ソース・ドレイン領域７が露出
している。多結晶シリコンから構成される配線層８ａ
は、開口部１６の内部に形成され、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６と転送用ｎチャ
ネルＭＯＳトランジスタ２２ｂのｎ+ ソース・ドレイン
領域７とに同時に接続されている。このようなコンタク
ト構造をシェアードコンタクトと称す。さらに、配線層
８ａの一部は層間絶縁層９の表面上に延在している。そ
して、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂ
のｐ+ ソース・ドレイン領域１２ａを構成する多結晶シ
リコン層がこの配線層８ａの表面に接続されている。配
線層８ａは多結晶シリコンから構成され、その内部に導
電性を得るためのｐ型不純物を含んでいる。開口部１６
の底部において、配線層８ａとソース・ドレイン領域７
との間にはチタンシリサイド層１１が形成されている。
チタンシリサイド層１１はｐ型の配線層８ａとｎ型のソ
ース・ドレイン領域７とが直接接続されることによりｐ
ｎ接合が形成されることを防止する。なお、層間絶縁層
９の表面上に配置される配線層８ａが開口部１６を通し
て下層のたとえばシリコン基板に形成された不純物領域
と接続されるような構造をダイレクトコンタクトと称す
る。
【００１０】
【発明が解決しようとする課題】ところが、上記のＳＲ
ＡＭのメモリセルに用いられた配線層８ａのように、高
低差の大きいダイレクトコンタクト構造を形成する場合
には配線層のパターニングが困難になるという問題が生
じた。図３０は、図２６に示す配線層８ａを形成するた
めの製造工程を示す断面図である。層間絶縁層９中に開
口部１６が形成された後、全面に多結晶シリコン層８が
たとえばＣＶＤ法により堆積される。次に、この多結晶
シリコン層８の表面上にレジストを塗布する。そして、
フォトリソグラフィ法を用いて、レジストを所定のパタ
ーン形状に露光現像し、レジストマスクを形成する。そ
の後、レジストマスクを用いて多結晶シリコン層８をエ
ッチングして配線層８ａおよび薄膜トランジスタ１４の
ゲート電極８ｂを形成する。
ＡＭのメモリセルに用いられた配線層８ａのように、高
低差の大きいダイレクトコンタクト構造を形成する場合
には配線層のパターニングが困難になるという問題が生
じた。図３０は、図２６に示す配線層８ａを形成するた
めの製造工程を示す断面図である。層間絶縁層９中に開
口部１６が形成された後、全面に多結晶シリコン層８が
たとえばＣＶＤ法により堆積される。次に、この多結晶
シリコン層８の表面上にレジストを塗布する。そして、
フォトリソグラフィ法を用いて、レジストを所定のパタ
ーン形状に露光現像し、レジストマスクを形成する。そ
の後、レジストマスクを用いて多結晶シリコン層８をエ
ッチングして配線層８ａおよび薄膜トランジスタ１４の
ゲート電極８ｂを形成する。
【００１１】図示されるように、多結晶シリコン層８は
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の露光装
置は、焦点深度が浅くなる傾向にある。したがって、レ
ジストマスクの解像度が低下し、多結晶シリコン層から
なる配線層８ａのパターンが不明瞭となる問題が生じ
た。配線パターンの精度の劣化は、配線サイズの微細化
を阻害し、配線の信頼性を低下させる。
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の露光装
置は、焦点深度が浅くなる傾向にある。したがって、レ
ジストマスクの解像度が低下し、多結晶シリコン層から
なる配線層８ａのパターンが不明瞭となる問題が生じ
た。配線パターンの精度の劣化は、配線サイズの微細化
を阻害し、配線の信頼性を低下させる。
【００１２】したがって、この発明は、上記のような問
題点を解消するためになされたもので、段差起伏の激し
いコンタクト部分を有する多層配線構造の信頼性を向上
し得る配線構造およびその製造方法を提供することを目
的とする。
題点を解消するためになされたもので、段差起伏の激し
いコンタクト部分を有する多層配線構造の信頼性を向上
し得る配線構造およびその製造方法を提供することを目
的とする。
【００１３】
【課題を解決するための手段】請求項１にかかる半導体
装置は，シリコン層と、このシリコン層の表面上に形成
され、コンタクトホールを有する層間絶縁層とを備えて
いる。コンタクトホールの内部にはシリコンプラグ層が
埋め込まれている。層間絶縁層の上には多結晶シリコン
からなる配線層が形成されている。そして、配線層とシ
リコン層の表面との間には、この間でｐｎ接合部での電
圧降下を減少させるための中間導電層が設けられてい
る。
装置は，シリコン層と、このシリコン層の表面上に形成
され、コンタクトホールを有する層間絶縁層とを備えて
いる。コンタクトホールの内部にはシリコンプラグ層が
埋め込まれている。層間絶縁層の上には多結晶シリコン
からなる配線層が形成されている。そして、配線層とシ
リコン層の表面との間には、この間でｐｎ接合部での電
圧降下を減少させるための中間導電層が設けられてい
る。
【００１４】請求項２にかかる半導体記憶装置は、フリ
ップフロップ回路を構成するように接続された一対の第
１および第２ＣＭＯＳインバータと、このフリップフロ
ップ回路の各ノード点に接続された第１および第２転送
用ＭＯＳトランジスタとを有するメモリセルを備えてい
る。第１ＣＭＯＳインバータは、シリコン基板の主表面
に形成された第１導電型の第１駆動用ＭＯＳトランジス
タと、シリコン基板の主表面上に形成された層間絶縁層
の表面上に形成された第２導電型の第１薄膜トランジス
タとを備える。また、第２ＣＭＯＳインバータは、シリ
コン基板の主表面に形成された第１導電型の第２駆動用
ＭＯＳトランジスタと、層間絶縁層の表面上に形成され
た第２導電型の第２薄膜トランジスタとを備えている。
さらに、シリコン基板の主表面には第１転送用ＭＯＳト
ランジスタと第２転送用ＭＯＳトランジスタとが形成さ
れている。第１駆動用ＭＯＳトランジスタのゲート電極
と、第２転送用ＭＯＳトランジスタのソース・ドレイン
領域と、第２薄膜トランジスタのソース・ドレイン領域
とは第１配線手段により相互に接続されている。また、
第２駆動用ＭＯＳトランジスタのゲート電極と、第１転
送用ＭＯＳトランジスタのソース・ドレイン領域と、第
１薄膜トランジスタのソース・ドレイン領域とは第２配
線手段とにより相互に接続されている。第１配線手段
は、層間絶縁層中に形成された開口部の内部に埋め込ま
れ、第１駆動用ＭＯＳトランジスタのゲート電極と第２
転送用ＭＯＳトランジスタのソース・ドレイン領域とに
接続されたシリコンプラグ層と、層間絶縁層の表面上に
延在した多結晶シリコンからなる配線層とを備えてい
る。この配線層と第１ＭＯＳ駆動用ＭＯＳトランジスタ
のゲート電極および第２転送用ＭＯＳトランジスタのソ
ース／ドレイン領域との間には、ｐｎ接合部の電圧降下
を減少させるための中間導電層が形成されている。ま
た、第２配線手段は、層間絶縁層中に形成された開口部
の内部に埋め込まれ、第２駆動用ＭＯＳトランジスタの
ゲート電極と第１転送用ＭＯＳトランジスタのソース・
ドレイン領域とに接続されたシリコンプラグ層と、層間
絶縁層の表面上に延在した多結晶シリコンからなる配線
層とを備えている。この配線層と第２駆動用ＭＯＳトラ
ンジスタのゲート電極および第１転送用ＭＯＳトランジ
スタのソース・ドレイン領域との間にはｐｎ接合部の電
圧降下を減少させるための中間導電層が形成されてい
る。
ップフロップ回路を構成するように接続された一対の第
１および第２ＣＭＯＳインバータと、このフリップフロ
ップ回路の各ノード点に接続された第１および第２転送
用ＭＯＳトランジスタとを有するメモリセルを備えてい
る。第１ＣＭＯＳインバータは、シリコン基板の主表面
に形成された第１導電型の第１駆動用ＭＯＳトランジス
タと、シリコン基板の主表面上に形成された層間絶縁層
の表面上に形成された第２導電型の第１薄膜トランジス
タとを備える。また、第２ＣＭＯＳインバータは、シリ
コン基板の主表面に形成された第１導電型の第２駆動用
ＭＯＳトランジスタと、層間絶縁層の表面上に形成され
た第２導電型の第２薄膜トランジスタとを備えている。
さらに、シリコン基板の主表面には第１転送用ＭＯＳト
ランジスタと第２転送用ＭＯＳトランジスタとが形成さ
れている。第１駆動用ＭＯＳトランジスタのゲート電極
と、第２転送用ＭＯＳトランジスタのソース・ドレイン
領域と、第２薄膜トランジスタのソース・ドレイン領域
とは第１配線手段により相互に接続されている。また、
第２駆動用ＭＯＳトランジスタのゲート電極と、第１転
送用ＭＯＳトランジスタのソース・ドレイン領域と、第
１薄膜トランジスタのソース・ドレイン領域とは第２配
線手段とにより相互に接続されている。第１配線手段
は、層間絶縁層中に形成された開口部の内部に埋め込ま
れ、第１駆動用ＭＯＳトランジスタのゲート電極と第２
転送用ＭＯＳトランジスタのソース・ドレイン領域とに
接続されたシリコンプラグ層と、層間絶縁層の表面上に
延在した多結晶シリコンからなる配線層とを備えてい
る。この配線層と第１ＭＯＳ駆動用ＭＯＳトランジスタ
のゲート電極および第２転送用ＭＯＳトランジスタのソ
ース／ドレイン領域との間には、ｐｎ接合部の電圧降下
を減少させるための中間導電層が形成されている。ま
た、第２配線手段は、層間絶縁層中に形成された開口部
の内部に埋め込まれ、第２駆動用ＭＯＳトランジスタの
ゲート電極と第１転送用ＭＯＳトランジスタのソース・
ドレイン領域とに接続されたシリコンプラグ層と、層間
絶縁層の表面上に延在した多結晶シリコンからなる配線
層とを備えている。この配線層と第２駆動用ＭＯＳトラ
ンジスタのゲート電極および第１転送用ＭＯＳトランジ
スタのソース・ドレイン領域との間にはｐｎ接合部の電
圧降下を減少させるための中間導電層が形成されてい
る。
【００１５】請求項３にかかる半導体装置の製造方法は
以下の工程を備えている。まず、第１シリコン層の表面
上に層間絶縁層を形成する。次に層間絶縁層中に第１シ
リコン層表面に達する開口部を形成する。さらに、層間
絶縁層の表面上および開口部の内部に第２シリコン層を
形成する。そして、第２シリコン層をエッチバックし、
開口部の内部に第２シリコン層からなるシリコンプラグ
層を形成する。そして、シリコンプラグ層中に不純物を
導入する。さらに、層間絶縁層およびシリコンプラグ層
の表面上に高融点金属層を形成し、熱処理を施すことに
よってシリコンプラグ層の表面上に高融点金属シリサイ
ド層を形成する。そして、層間絶縁層および高融点金属
シリサイド層の表面上に多結晶シリコン層を形成し、パ
ターニングすることによって配線層を形成する。
以下の工程を備えている。まず、第１シリコン層の表面
上に層間絶縁層を形成する。次に層間絶縁層中に第１シ
リコン層表面に達する開口部を形成する。さらに、層間
絶縁層の表面上および開口部の内部に第２シリコン層を
形成する。そして、第２シリコン層をエッチバックし、
開口部の内部に第２シリコン層からなるシリコンプラグ
層を形成する。そして、シリコンプラグ層中に不純物を
導入する。さらに、層間絶縁層およびシリコンプラグ層
の表面上に高融点金属層を形成し、熱処理を施すことに
よってシリコンプラグ層の表面上に高融点金属シリサイ
ド層を形成する。そして、層間絶縁層および高融点金属
シリサイド層の表面上に多結晶シリコン層を形成し、パ
ターニングすることによって配線層を形成する。
【００１６】請求項４にかかる半導体装置の製造方法
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、第１シリコン層の表面上に高融点金属シリサイド層
を形成する。さらに、層間絶縁層の表面上および開口部
の内部に第２シリコン層を形成する。そして、第２シリ
コン層をエッチバックし、開口部の内部に第２シリコン
層からなるシリコンプラグ層を形成する。そして、シリ
コンプラグ層中に不純物を導入する。さらに、層間絶縁
層およびシリコンプラグ層の表面上に多結晶シリコン層
を形成し、パターニングすることによって配線層を形成
する。
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、第１シリコン層の表面上に高融点金属シリサイド層
を形成する。さらに、層間絶縁層の表面上および開口部
の内部に第２シリコン層を形成する。そして、第２シリ
コン層をエッチバックし、開口部の内部に第２シリコン
層からなるシリコンプラグ層を形成する。そして、シリ
コンプラグ層中に不純物を導入する。さらに、層間絶縁
層およびシリコンプラグ層の表面上に多結晶シリコン層
を形成し、パターニングすることによって配線層を形成
する。
【００１７】請求項５にかかる半導体装置の製造方法
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、層間絶縁層の表面上および開口部の内部に第２シリ
コン層を形成する。そして、第２シリコン層をエッチバ
ックし、開口部の内部に第２シリコン層からなるシリコ
ンプラグ層を形成する。そして、シリコンプラグ層中に
不純物を導入する。さらに、シリコンプラグ層の表面に
シリコンプラグ層に含まれる不純物より高濃度の不純物
を含む高濃度不純物層を形成する。そして、層間絶縁層
および高濃度不純物層の表面上に多結晶シリコン層を形
成し、パターニングすることによって配線層を形成す
る。
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、層間絶縁層の表面上および開口部の内部に第２シリ
コン層を形成する。そして、第２シリコン層をエッチバ
ックし、開口部の内部に第２シリコン層からなるシリコ
ンプラグ層を形成する。そして、シリコンプラグ層中に
不純物を導入する。さらに、シリコンプラグ層の表面に
シリコンプラグ層に含まれる不純物より高濃度の不純物
を含む高濃度不純物層を形成する。そして、層間絶縁層
および高濃度不純物層の表面上に多結晶シリコン層を形
成し、パターニングすることによって配線層を形成す
る。
【００１８】
【作用】請求項１および請求項２にかかる半導体装置に
おいて、コンタクトホールの内部にはシリコンプラグ層
が埋め込まれている。したがって、層間絶縁層の表面上
に配置される配線層は、コンタクトホールの領域におい
ても平坦なシリコンプラグ層の表面上に形成される。こ
のために、配線層のパターニング精度が向上する。さら
に、シリコンプラグ層と配線層とが異なる導電型を有す
る場合には、このシリコンプラグ層と配線層との間に高
融点金属などからなる中間導電層を介在させ、またシリ
コンプラグ層とシリコン基板の接続部とが異なる導電型
を有する場合には、これらの間に中間導電層を介在させ
ることにより、ｐｎ接合の形成を防止し、あるいはｐｎ
接合部での電圧降下を減少させる。
おいて、コンタクトホールの内部にはシリコンプラグ層
が埋め込まれている。したがって、層間絶縁層の表面上
に配置される配線層は、コンタクトホールの領域におい
ても平坦なシリコンプラグ層の表面上に形成される。こ
のために、配線層のパターニング精度が向上する。さら
に、シリコンプラグ層と配線層とが異なる導電型を有す
る場合には、このシリコンプラグ層と配線層との間に高
融点金属などからなる中間導電層を介在させ、またシリ
コンプラグ層とシリコン基板の接続部とが異なる導電型
を有する場合には、これらの間に中間導電層を介在させ
ることにより、ｐｎ接合の形成を防止し、あるいはｐｎ
接合部での電圧降下を減少させる。
【００１９】請求項３ないし請求項５にかかる半導体装
置の製造方法においては、コンタクトホールの内部にエ
ッチバック法を用いてシリコンプラグ層が形成される。
このため、シリコンプラグ層の表面と層間絶縁層の表面
とを容易に平坦化することができる。
置の製造方法においては、コンタクトホールの内部にエ
ッチバック法を用いてシリコンプラグ層が形成される。
このため、シリコンプラグ層の表面と層間絶縁層の表面
とを容易に平坦化することができる。
【００２０】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
詳細に説明する。
【００２１】図１は、この発明の第１の実施例によるＳ
ＲＡＭのメモリセルの断面構造を示している。また、平
面構造は図２６および図２７に示される従来のＳＲＡＭ
のメモリセルの平面構造とほぼ同様である。また、図１
は、従来のＳＲＡＭを示す図１６の断面位置と同じ位置
の断面構造を示している。図１に示されるメモリセルの
断面構造は、図２８に示される従来のメモリセルの断面
構造とダイレクトコンタクトの構造のみが相違する。し
たがって、以下では主にこの発明によるダイレクトコン
タクト構造についてのみ説明し、その他の部分の構造に
ついては、従来の技術の記載を参照する。
ＲＡＭのメモリセルの断面構造を示している。また、平
面構造は図２６および図２７に示される従来のＳＲＡＭ
のメモリセルの平面構造とほぼ同様である。また、図１
は、従来のＳＲＡＭを示す図１６の断面位置と同じ位置
の断面構造を示している。図１に示されるメモリセルの
断面構造は、図２８に示される従来のメモリセルの断面
構造とダイレクトコンタクトの構造のみが相違する。し
たがって、以下では主にこの発明によるダイレクトコン
タクト構造についてのみ説明し、その他の部分の構造に
ついては、従来の技術の記載を参照する。
【００２２】ダイレクトコンタクト部１０は、ｎ型多結
晶シリコンプラグ層１５と、チタンシリサイド層１１お
よびｐ型多結晶シリコン配線層８ａとを備える。層間絶
縁層９には開口部１６が形成されている。開口部１６の
底部には、転送用ｎチャネルＭＯＳトランジスタ２２ｂ
のｎ+ ソース・ドレイン領域７と、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６とが露出してい
る。開口部１６の内部にはこのｎ+ ソース・ドレイン領
域７とゲート電極６とに直接接続された多結晶シリコン
からなるプラグ層１５が埋め込まれている。多結晶シリ
コンプラグ層１５の内部には導電性を付与するためのリ
ン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されて
いる。多結晶シリコンプラグ層１５の表面にはチタンシ
リサイド層（中間導電層）１１が形成されている。チタ
ンシリサイド層１１の表面上には多結晶シリコンからな
る配線層８ａが形成されている。配線層８ａの内部には
ｐ型の不純物が導入されている。
晶シリコンプラグ層１５と、チタンシリサイド層１１お
よびｐ型多結晶シリコン配線層８ａとを備える。層間絶
縁層９には開口部１６が形成されている。開口部１６の
底部には、転送用ｎチャネルＭＯＳトランジスタ２２ｂ
のｎ+ ソース・ドレイン領域７と、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６とが露出してい
る。開口部１６の内部にはこのｎ+ ソース・ドレイン領
域７とゲート電極６とに直接接続された多結晶シリコン
からなるプラグ層１５が埋め込まれている。多結晶シリ
コンプラグ層１５の内部には導電性を付与するためのリ
ン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されて
いる。多結晶シリコンプラグ層１５の表面にはチタンシ
リサイド層（中間導電層）１１が形成されている。チタ
ンシリサイド層１１の表面上には多結晶シリコンからな
る配線層８ａが形成されている。配線層８ａの内部には
ｐ型の不純物が導入されている。
【００２３】このように、配線層８ａとソース・ドレイ
ン領域７およびゲート電極６とのダイレクトコンタクト
構造は、開口部１６の内部に多結晶シリコンプラグ層１
５を埋設することにより配線層８ａの平坦性を向上す
る。さらに、チタンシリサイド層１１を配線層８ａと多
結晶シリコンプラグ層１５との間に介在させることによ
って、配線層８ａと多結晶シリコンプラグ層１５および
ソース・ドレイン領域７、ゲート電極６との間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層１１がｐ型の配線層８ａとｎ型の多結晶シ
リコンプラグ層１５との直接接続によりｐｎ接合が形成
されるのを防止するからである。チタンシリサイド層１
１の膜厚は、１３〜２００ｎｍの範囲が好ましい。チタ
ンシリサイド層の膜厚が１３ｎｍ以下の場合には、膜の
内部にピンホールが生じる等、プロセス上問題が生じ
る。
ン領域７およびゲート電極６とのダイレクトコンタクト
構造は、開口部１６の内部に多結晶シリコンプラグ層１
５を埋設することにより配線層８ａの平坦性を向上す
る。さらに、チタンシリサイド層１１を配線層８ａと多
結晶シリコンプラグ層１５との間に介在させることによ
って、配線層８ａと多結晶シリコンプラグ層１５および
ソース・ドレイン領域７、ゲート電極６との間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層１１がｐ型の配線層８ａとｎ型の多結晶シ
リコンプラグ層１５との直接接続によりｐｎ接合が形成
されるのを防止するからである。チタンシリサイド層１
１の膜厚は、１３〜２００ｎｍの範囲が好ましい。チタ
ンシリサイド層の膜厚が１３ｎｍ以下の場合には、膜の
内部にピンホールが生じる等、プロセス上問題が生じ
る。
【００２４】次に、図１に示すＳＲＡＭのメモリセルの
製造工程について説明する。
製造工程について説明する。
【００２５】図２ないし図９はＳＲＡＭのメモリセルの
製造工程断面図である。
製造工程断面図である。
【００２６】図２を参照して、シリコン基板１の主表面
に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ、２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ、２２ｂのゲ
ート電極６、６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 個／ｃｍ2 で
ｐウェル２の内部に注入する。さらに熱処理を施して４
つのＭＯＳトランジスタ２０ａ、２０ｂ、２２ａ、２２
ｂのｎ+ ソース・ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＢＰＳＧ
（ＢｏｒｏｐｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜を堆積する。そして、熱処理を施してＢＰＳＧを
軟化させることによってリフローさせて、ＢＰＳＧ膜の
表面を平坦化する。この工程により、平坦化した表面を
有する層間絶縁層９を形成する。さらに、フォトリソグ
ラフィ法およびエッチング法を用いて層間絶縁層９中に
ダイレクトコンタクトのための開口部１６を形成する。
開口部１６を形成するためのエッチング法としてはたと
えば反応性イオンエッチング法が用いられる。
に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ、２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ、２２ｂのゲ
ート電極６、６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 個／ｃｍ2 で
ｐウェル２の内部に注入する。さらに熱処理を施して４
つのＭＯＳトランジスタ２０ａ、２０ｂ、２２ａ、２２
ｂのｎ+ ソース・ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＢＰＳＧ
（ＢｏｒｏｐｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜を堆積する。そして、熱処理を施してＢＰＳＧを
軟化させることによってリフローさせて、ＢＰＳＧ膜の
表面を平坦化する。この工程により、平坦化した表面を
有する層間絶縁層９を形成する。さらに、フォトリソグ
ラフィ法およびエッチング法を用いて層間絶縁層９中に
ダイレクトコンタクトのための開口部１６を形成する。
開口部１６を形成するためのエッチング法としてはたと
えば反応性イオンエッチング法が用いられる。
【００２７】次に、図３を参照して、層間絶縁層９の表
面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を
用いて不純物がドープされていない多結晶シリコン層１
５ａを形成する。多結晶シリコン層１５ａは開口部１６
の内部を完全に充填し、かつ自身の表面が開口部１６の
上部においてほぼ平坦になる程度に厚く堆積される。多
結晶シリコン層１５ａの膜厚の基準としては、開口部１
６の最大径の半分以上の膜厚が要求される。
面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を
用いて不純物がドープされていない多結晶シリコン層１
５ａを形成する。多結晶シリコン層１５ａは開口部１６
の内部を完全に充填し、かつ自身の表面が開口部１６の
上部においてほぼ平坦になる程度に厚く堆積される。多
結晶シリコン層１５ａの膜厚の基準としては、開口部１
６の最大径の半分以上の膜厚が要求される。
【００２８】さらに、図４を参照して、エッチバック法
を用いて多結晶シリコン層１５ａをエッチングし、開口
部１６の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層９の表面上の多結晶シリコン１５ａは
等方的に除去されるが、開口部１６の上部では、平面的
に除去される。この結果、開口部１６の内部にのみ、多
結晶シリコン１５ａが残余し、多結晶シリコンプラグ層
１５が形成される。
を用いて多結晶シリコン層１５ａをエッチングし、開口
部１６の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層９の表面上の多結晶シリコン１５ａは
等方的に除去されるが、開口部１６の上部では、平面的
に除去される。この結果、開口部１６の内部にのみ、多
結晶シリコン１５ａが残余し、多結晶シリコンプラグ層
１５が形成される。
【００２９】さらに、図５を参照して、開口部１６の上
部にのみ開口部を有するレジストパターン１７を層間絶
縁層９の表面上に形成する。そして、そのレジストパタ
ーン１７をマスクとして多結晶シリコンプラグ層１５の
内部に導電性を付与するための不純物イオンをイオン注
入する。この実施例においては、ｎ型の不純物、たとえ
ばリンやひ素がドーズ量１．５×１０1 6 個／ｃｍ2 で
イオン注入される。その後、熱処理を施して不純物を活
性化する。
部にのみ開口部を有するレジストパターン１７を層間絶
縁層９の表面上に形成する。そして、そのレジストパタ
ーン１７をマスクとして多結晶シリコンプラグ層１５の
内部に導電性を付与するための不純物イオンをイオン注
入する。この実施例においては、ｎ型の不純物、たとえ
ばリンやひ素がドーズ量１．５×１０1 6 個／ｃｍ2 で
イオン注入される。その後、熱処理を施して不純物を活
性化する。
【００３０】さらに、図６を参照して、シリコン基板１
上の全面にスパッタリング法を用いてチタン層１１ａを
堆積する。その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌＡｎｎｅａｌｉｎｇ）法を用いて、多結晶シリコンプ
ラグ層１５の表面上に位置しているチタン層のみをシリ
サイド化させる。
上の全面にスパッタリング法を用いてチタン層１１ａを
堆積する。その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌＡｎｎｅａｌｉｎｇ）法を用いて、多結晶シリコンプ
ラグ層１５の表面上に位置しているチタン層のみをシリ
サイド化させる。
【００３１】さらに、図７を参照して、層間絶縁層９表
面上に形成された未反応のチタン層１１ａを除去する。
これにより、多結晶シリコンプラグ層１５の表面上にチ
タンシリサイド層１１が形成される。
面上に形成された未反応のチタン層１１ａを除去する。
これにより、多結晶シリコンプラグ層１５の表面上にチ
タンシリサイド層１１が形成される。
【００３２】さらに、図８を参照して、層間絶縁層９お
よびチタンシリサイド層１１の表面上に、ＬＰＣＶＤ法
を用いて不純物が導入されていない多結晶シリコン層８
を膜厚１００ｎｍ程度堆積する。さらに、多結晶シリコ
ン層８の中にｐ型不純物イオン１９をドーズ量８×１０
1 5 個／ｃｍ2 程度イオン注入し、熱処理を施してｐ型
不純物イオンを活性化する。
よびチタンシリサイド層１１の表面上に、ＬＰＣＶＤ法
を用いて不純物が導入されていない多結晶シリコン層８
を膜厚１００ｎｍ程度堆積する。さらに、多結晶シリコ
ン層８の中にｐ型不純物イオン１９をドーズ量８×１０
1 5 個／ｃｍ2 程度イオン注入し、熱処理を施してｐ型
不純物イオンを活性化する。
【００３３】その後、図９を参照して、フォトリソグラ
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳ薄膜トランジスタ２１ａ、２１ｂのゲート電極
８ｂと、配線層８ａが形成される。さらに、層間絶縁層
９表面上の全面に、たとえばＬＰＣＶＤ法を用いてゲー
ト酸化膜１３を膜厚２０ｎｍ程度堆積する。そして、開
口部１６の上部に位置するゲート酸化膜１３の一部を開
口する。その後、ゲート酸化膜１３表面上の全面にたと
えばＬＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結
晶シリコン層を形成する。そして、負荷用ｐチャネルＭ
ＯＳ薄膜トランジスタ２１ａ、２１ｂのチャネル領域と
なるべき多結晶シリコン層の領域上にレジストを形成す
る。そして、このレジストをマスクとして多結晶シリコ
ン層中にｐ型不純物イオンをドーズ量１×１０1 5 個／
ｃｍ2 程度でイオン注入する。これにより、負荷用ｐチ
ャネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂのｐ+ ソ
ース・ドレイン領域１２ａ、１２ｃが形成される。
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳ薄膜トランジスタ２１ａ、２１ｂのゲート電極
８ｂと、配線層８ａが形成される。さらに、層間絶縁層
９表面上の全面に、たとえばＬＰＣＶＤ法を用いてゲー
ト酸化膜１３を膜厚２０ｎｍ程度堆積する。そして、開
口部１６の上部に位置するゲート酸化膜１３の一部を開
口する。その後、ゲート酸化膜１３表面上の全面にたと
えばＬＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結
晶シリコン層を形成する。そして、負荷用ｐチャネルＭ
ＯＳ薄膜トランジスタ２１ａ、２１ｂのチャネル領域と
なるべき多結晶シリコン層の領域上にレジストを形成す
る。そして、このレジストをマスクとして多結晶シリコ
ン層中にｐ型不純物イオンをドーズ量１×１０1 5 個／
ｃｍ2 程度でイオン注入する。これにより、負荷用ｐチ
ャネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂのｐ+ ソ
ース・ドレイン領域１２ａ、１２ｃが形成される。
【００３４】以上の工程により図１に示すメモリセルが
完成する。
完成する。
【００３５】次に、第１の実施例の第１の変形例につい
て説明する。第１の実施例では図３に示す工程におい
て、ＬＰＣＶＤ法で多結晶シリコン層１５ａを形成して
いる。この工程の代わりに、９００〜１０００℃の温度
下でＣＶＤ法を用いてソース・ドレイン領域７の表面上
にシリコン層を選択成長させることができる。この選択
成長法を用いると、開口部１６の内部にのみ単結晶シリ
コン層を形成することができる。この単結晶シリコンプ
ラグ層１５には、導電性を付与するための不純物イオン
がイオン注入される。
て説明する。第１の実施例では図３に示す工程におい
て、ＬＰＣＶＤ法で多結晶シリコン層１５ａを形成して
いる。この工程の代わりに、９００〜１０００℃の温度
下でＣＶＤ法を用いてソース・ドレイン領域７の表面上
にシリコン層を選択成長させることができる。この選択
成長法を用いると、開口部１６の内部にのみ単結晶シリ
コン層を形成することができる。この単結晶シリコンプ
ラグ層１５には、導電性を付与するための不純物イオン
がイオン注入される。
【００３６】さらに、第２の変形例として、ノンドープ
の多結晶シリコン層１５ａを堆積する代わりに、いわゆ
るドープトポリシリコンを堆積する方法が用いられる。
すなわち、ＬＰＣＶＤ法による多結晶シリコン層形成時
にＰＨ3 ガスを同時に流すことにより、多結晶シリコン
の内部にリンを導入することができる。この場合には、
導電性付与のためのイオン注入工程を省くことができ
る。
の多結晶シリコン層１５ａを堆積する代わりに、いわゆ
るドープトポリシリコンを堆積する方法が用いられる。
すなわち、ＬＰＣＶＤ法による多結晶シリコン層形成時
にＰＨ3 ガスを同時に流すことにより、多結晶シリコン
の内部にリンを導入することができる。この場合には、
導電性付与のためのイオン注入工程を省くことができ
る。
【００３７】次に、この発明の第２の実施例によるＳＲ
ＡＭのメモリセルの構造について説明する。図１０は、
第２の実施例によるメモリセルの断面構造図である。第
２の実施例によるメモリセルは、第１の実施例によるメ
モリセルと比較して負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ａ、２１ｂのトランジスタ構造と、配線層８
ａの構造とが異なる。薄膜トランジスタ１４（２１ｂ）
は、層間絶縁層９の表面上に形成された薄い多結晶シリ
コン層の中にｐ+ ソース・ドレイン領域１２ａ、１２ｃ
とチャネル領域１２ｂとを有している。ゲート電極８ｂ
はソース・ドレイン領域１２ａ、１２ｃ、チャネル領域
１２ｂの表面上に形成されたゲート絶縁層１３の表面上
に形成されている。ソース・ドレイン領域１２ａが形成
されたｐ型の多結晶シリコン層はチタンシリサイド層１
１の表面上に延在している。そして、ｐ型不純物が導入
された多結晶シリコンからなる配線層８ａがゲート絶縁
層１３に形成された開口部を通してソース・ドレイン領
域１２ａに接続されている。
ＡＭのメモリセルの構造について説明する。図１０は、
第２の実施例によるメモリセルの断面構造図である。第
２の実施例によるメモリセルは、第１の実施例によるメ
モリセルと比較して負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ａ、２１ｂのトランジスタ構造と、配線層８
ａの構造とが異なる。薄膜トランジスタ１４（２１ｂ）
は、層間絶縁層９の表面上に形成された薄い多結晶シリ
コン層の中にｐ+ ソース・ドレイン領域１２ａ、１２ｃ
とチャネル領域１２ｂとを有している。ゲート電極８ｂ
はソース・ドレイン領域１２ａ、１２ｃ、チャネル領域
１２ｂの表面上に形成されたゲート絶縁層１３の表面上
に形成されている。ソース・ドレイン領域１２ａが形成
されたｐ型の多結晶シリコン層はチタンシリサイド層１
１の表面上に延在している。そして、ｐ型不純物が導入
された多結晶シリコンからなる配線層８ａがゲート絶縁
層１３に形成された開口部を通してソース・ドレイン領
域１２ａに接続されている。
【００３８】次に、第２の実施例によるメモリセルの特
徴的な製造工程について説明する。図１１および図１２
は、図１０に示すメモリセルの主要な製造工程を示す製
造工程断面図である。なお、図１１に示す工程より以前
の工程は、第１の実施例を示す図２ないし図７の工程と
同様であるので、ここではその工程の説明を省略する。
図７に示す工程に引き続いて、まず図１１を参照して、
層間絶縁層９およびチタンシリサイド層１１の表面上
に、たとえばＬＰＣＶＤ法を用いて多結晶シリコン層１
２を膜厚１０ｎｍ程度堆積する。さらに、多結晶シリコ
ン層１２の表面上にゲート酸化膜１３を膜厚２０ｎｍ程
度形成する。
徴的な製造工程について説明する。図１１および図１２
は、図１０に示すメモリセルの主要な製造工程を示す製
造工程断面図である。なお、図１１に示す工程より以前
の工程は、第１の実施例を示す図２ないし図７の工程と
同様であるので、ここではその工程の説明を省略する。
図７に示す工程に引き続いて、まず図１１を参照して、
層間絶縁層９およびチタンシリサイド層１１の表面上
に、たとえばＬＰＣＶＤ法を用いて多結晶シリコン層１
２を膜厚１０ｎｍ程度堆積する。さらに、多結晶シリコ
ン層１２の表面上にゲート酸化膜１３を膜厚２０ｎｍ程
度形成する。
【００３９】さらに、図１２を参照して、ゲート酸化膜
１３の所定の位置に開口部を形成する。この開口部は、
層間絶縁層９に形成された開口部１６の上部と負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂに隣接
する位置に形成される。次に、ゲート酸化膜１３に開口
部を形成するために用いたレジストマスクを残余した状
態で、多結晶シリコン層１２中にｐ型不純物イオンをイ
オン注入する。このイオン注入工程において、レジスト
マスクは、不純物イオンが薄いゲート酸化膜１３を貫通
してイオン注入を必要としない多結晶シリコン層１２の
領域に不純物イオンが導入されるのを防止する。その
後、レジストマスクが除去される。そして、ゲート酸化
膜１３上の全面にたとえばＬＰＣＶＤ法を用いて多結晶
シリコン層８を膜厚１００ｎｍ程度形成する。さらに、
多結晶シリコン層８の内部にイオン注入法を用いてｐ型
不純物イオンをドーズ量８×１０1 5 個／ｃｍ2 程度イ
オン注入し、熱処理を施す。これにより多結晶シリコン
層８はｐ型の導電性を付与される。
１３の所定の位置に開口部を形成する。この開口部は、
層間絶縁層９に形成された開口部１６の上部と負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂに隣接
する位置に形成される。次に、ゲート酸化膜１３に開口
部を形成するために用いたレジストマスクを残余した状
態で、多結晶シリコン層１２中にｐ型不純物イオンをイ
オン注入する。このイオン注入工程において、レジスト
マスクは、不純物イオンが薄いゲート酸化膜１３を貫通
してイオン注入を必要としない多結晶シリコン層１２の
領域に不純物イオンが導入されるのを防止する。その
後、レジストマスクが除去される。そして、ゲート酸化
膜１３上の全面にたとえばＬＰＣＶＤ法を用いて多結晶
シリコン層８を膜厚１００ｎｍ程度形成する。さらに、
多結晶シリコン層８の内部にイオン注入法を用いてｐ型
不純物イオンをドーズ量８×１０1 5 個／ｃｍ2 程度イ
オン注入し、熱処理を施す。これにより多結晶シリコン
層８はｐ型の導電性を付与される。
【００４０】その後、フォトリソグラフィ法および反応
性イオンエッチング法を用いて多結晶シリコン層８をパ
ターニングする。このパターニング工程により配線８ａ
とゲート電極８ｂとが形成される。さらに、ゲート電極
８ｂの上部に、ゲート電極８ｂの幅より大きめのレジス
トパターンを形成する。そして、レジストパターンをマ
スクとして多結晶シリコン層１２中にｐ型不純物イオン
をドーズ量１×１０1 5 個／ｃｍ2 程度イオン注入す
る。このイオン注入によりソース・ドレイン領域１２
ａ、１２ｃが形成される。その後、レジストパターンを
除去する。
性イオンエッチング法を用いて多結晶シリコン層８をパ
ターニングする。このパターニング工程により配線８ａ
とゲート電極８ｂとが形成される。さらに、ゲート電極
８ｂの上部に、ゲート電極８ｂの幅より大きめのレジス
トパターンを形成する。そして、レジストパターンをマ
スクとして多結晶シリコン層１２中にｐ型不純物イオン
をドーズ量１×１０1 5 個／ｃｍ2 程度イオン注入す
る。このイオン注入によりソース・ドレイン領域１２
ａ、１２ｃが形成される。その後、レジストパターンを
除去する。
【００４１】以上の工程により図１０に示すメモリセル
が完成する。
が完成する。
【００４２】このように、第１および第２の実施例にお
いては、上部の配線層がｐ型導電性を有し、下層の不純
物領域がｎ型導電性を有している。そして、このような
場合にはシリコンプラグ層１５はｎ型導電性を有するこ
とによりシリコンプラグ層１５とｎ型不純物領域とが良
好なオーミックコンタクトを有する。また、ｐ型配線層
とシリコンプラグ層との間に高融点金属シリサイド層等
を介在させることにより、シリコンプラグ層と上部の配
線層との間の良好なオーミックコンタクトを得ることが
できる。配線層、シリコンプラグ層および不純物領域の
導電型は上記の実施例と逆であっても構わない。すなわ
ち、上部配線層がｎ型導電性を有し、下部の不純物領域
がｐ型導電性を有してもよい。この場合、シリコンプラ
グ層１５にはｐ型不純物を導入することによりｐ型導電
性を付与する必要がある。ここで、再度図５に示すイオ
ン注入工程を参照する。シリコンプラグ層１５中にｐ型
不純物を導入する場合には、イオン注入エネルギを１５
０ｋｅＶ以上与えることが可能な高エネルギイオン注入
法を用いることが好ましい。なぜなら、Ｂ+ 、ＢＦ 2 +
などのｐ型不純物は、ｎ型不純物などに比べて拡散係数
が低い。したがって、高エネルギイオン注入法を用いて
シリコンプラグ層１５の中央付近に深くイオン注入する
ことが好ましい。ｐ型不純物イオンがシリコンプラグ層
１５の中央部に導入されれば、その後ランプアニール処
理を行なうことによりシリコンプラグ層１５全体に不純
物を拡散することが容易となる。これにより、シリコン
プラグ層１５の全体を低抵抗化することができる。
いては、上部の配線層がｐ型導電性を有し、下層の不純
物領域がｎ型導電性を有している。そして、このような
場合にはシリコンプラグ層１５はｎ型導電性を有するこ
とによりシリコンプラグ層１５とｎ型不純物領域とが良
好なオーミックコンタクトを有する。また、ｐ型配線層
とシリコンプラグ層との間に高融点金属シリサイド層等
を介在させることにより、シリコンプラグ層と上部の配
線層との間の良好なオーミックコンタクトを得ることが
できる。配線層、シリコンプラグ層および不純物領域の
導電型は上記の実施例と逆であっても構わない。すなわ
ち、上部配線層がｎ型導電性を有し、下部の不純物領域
がｐ型導電性を有してもよい。この場合、シリコンプラ
グ層１５にはｐ型不純物を導入することによりｐ型導電
性を付与する必要がある。ここで、再度図５に示すイオ
ン注入工程を参照する。シリコンプラグ層１５中にｐ型
不純物を導入する場合には、イオン注入エネルギを１５
０ｋｅＶ以上与えることが可能な高エネルギイオン注入
法を用いることが好ましい。なぜなら、Ｂ+ 、ＢＦ 2 +
などのｐ型不純物は、ｎ型不純物などに比べて拡散係数
が低い。したがって、高エネルギイオン注入法を用いて
シリコンプラグ層１５の中央付近に深くイオン注入する
ことが好ましい。ｐ型不純物イオンがシリコンプラグ層
１５の中央部に導入されれば、その後ランプアニール処
理を行なうことによりシリコンプラグ層１５全体に不純
物を拡散することが容易となる。これにより、シリコン
プラグ層１５の全体を低抵抗化することができる。
【００４３】さらに、この発明の第３の実施例について
説明する。図１３はこの発明の第３の実施例によるＳＲ
ＡＭのメモリセルの断面構造図である。第３の実施例に
よるメモリセルは、コンタクトホール１６の内部にはｐ
+ シリコンプラグ層１１０が埋め込まれており、ｐ+ シ
リコンプラグ層１１０の平坦な上部表面には同じｐ型の
配線層８ａが接続されている。そして、たとえば高融点
金属シリサイドなどの中間導電層１００がｎ+ ソース・
ドレイン領域７とｐ+ シリコンプラグ層１１０との間に
形成されている。
説明する。図１３はこの発明の第３の実施例によるＳＲ
ＡＭのメモリセルの断面構造図である。第３の実施例に
よるメモリセルは、コンタクトホール１６の内部にはｐ
+ シリコンプラグ層１１０が埋め込まれており、ｐ+ シ
リコンプラグ層１１０の平坦な上部表面には同じｐ型の
配線層８ａが接続されている。そして、たとえば高融点
金属シリサイドなどの中間導電層１００がｎ+ ソース・
ドレイン領域７とｐ+ シリコンプラグ層１１０との間に
形成されている。
【００４４】次に、図１３に示すメモリセルの製造工程
について説明する。図１４ないし図１９は、第２の実施
例によるメモリセルの特徴的な製造工程を順に示す断面
構造図である。まず、図１４に示す工程は、第１の実施
例の図２に相当する工程を示している。
について説明する。図１４ないし図１９は、第２の実施
例によるメモリセルの特徴的な製造工程を順に示す断面
構造図である。まず、図１４に示す工程は、第１の実施
例の図２に相当する工程を示している。
【００４５】図１４に示す工程に引き続いて、図１５を
参照して、スパッタリング法を用いて、シリコン基板１
上の全面にチタン層１００ａを約５０ｎｍの膜厚に堆積
する。その後、ＲＴＡ法を用いて、ｎ+ ソース・ドレイ
ン領域７の表面と接触しているチタン層のみをシリサイ
ド化させて、チタンシリサイド層１００を形成する。
参照して、スパッタリング法を用いて、シリコン基板１
上の全面にチタン層１００ａを約５０ｎｍの膜厚に堆積
する。その後、ＲＴＡ法を用いて、ｎ+ ソース・ドレイ
ン領域７の表面と接触しているチタン層のみをシリサイ
ド化させて、チタンシリサイド層１００を形成する。
【００４６】さらに、図１６を参照して、層間絶縁層９
の表面上や開口部１６の側壁上に形成されている未反応
のチタン層１００ａを除去する。これにより、ｎ+ ソー
ス・ドレイン領域７の表面上にのみチタンシリサイド層
１００が形成される。形成されたチタンシリサイド層１
００の膜厚は約７０ｎｍである。
の表面上や開口部１６の側壁上に形成されている未反応
のチタン層１００ａを除去する。これにより、ｎ+ ソー
ス・ドレイン領域７の表面上にのみチタンシリサイド層
１００が形成される。形成されたチタンシリサイド層１
００の膜厚は約７０ｎｍである。
【００４７】さらに、たとえばＬＰＣＶＤ法によって、
層間絶縁層９の表面上および開口部１６の内部にノンド
ープの多結晶シリコン層１１０ａを形成する。ノンドー
プの多結晶シリコン層１１０ａは開口部１６の内部を完
全に充填し、かつ自身の表面が開口部１６の上部におい
てほぼ平坦になる程度に厚く形成される。たとえば、開
口部１６の直径が６００ｎｍ程度であるならば、その直
径の半分以上である３００ｎｍ以上の膜厚で形成され
る。そうすることによって、開口部１６の内部はこの多
結晶シリコン層１１０ａによって完全に充填される。し
かしながら、この程度では多結晶シリコン層の表面が開
口部１６の上部において完全に平坦には形成されない。
したがって、好ましくは、開口部１６の直径が６００ｎ
ｍ程度であれば６００ｎｍ程度の膜厚で多結晶シリコン
層１１０ａを形成する。この場合には、開口部１６の上
部において多結晶シリコン層１１０ａの表面が平坦に形
成される。
層間絶縁層９の表面上および開口部１６の内部にノンド
ープの多結晶シリコン層１１０ａを形成する。ノンドー
プの多結晶シリコン層１１０ａは開口部１６の内部を完
全に充填し、かつ自身の表面が開口部１６の上部におい
てほぼ平坦になる程度に厚く形成される。たとえば、開
口部１６の直径が６００ｎｍ程度であるならば、その直
径の半分以上である３００ｎｍ以上の膜厚で形成され
る。そうすることによって、開口部１６の内部はこの多
結晶シリコン層１１０ａによって完全に充填される。し
かしながら、この程度では多結晶シリコン層の表面が開
口部１６の上部において完全に平坦には形成されない。
したがって、好ましくは、開口部１６の直径が６００ｎ
ｍ程度であれば６００ｎｍ程度の膜厚で多結晶シリコン
層１１０ａを形成する。この場合には、開口部１６の上
部において多結晶シリコン層１１０ａの表面が平坦に形
成される。
【００４８】さらに、図１８を参照して、エッチバック
法を用いてノンドープの多結晶シリコン層１１０ａをエ
ッチングし、開口部１６の内部にのみ多結晶シリコン層
１１０ａを残余する。この工程により、ノンドープのシ
リコンプラグ層１１０ｂが形成される。さらに、図１９
を参照して、開口部１６の上部にのみ開口部を有するレ
ジストパターン１７を層間絶縁層９の表面上に形成す
る。そして、このレジストパターン１７をマスクとし
て、シリコンプラグ層１１０ｂの内部にたとえばボロン
イオン（Ｂ+ ）などのｐ型不純物イオン１９をたとえば
ドーズ量１．５×１０16個／ｃｍ2 、注入エネルギー１
５０ｋｅＶでイオン注入する。その後、たとえばＲＴＡ
法によりｐ型不純物イオン１９を活性化させてｐ型シリ
コンプラグ層１１０を形成する。ＲＴＡ法は、たとえば
ハロゲンランプを熱源とするランプアニール装置の内部
において、窒素（Ｎ2 ）雰囲気中で温度１１００℃、３
０秒間の熱処理が施される。
法を用いてノンドープの多結晶シリコン層１１０ａをエ
ッチングし、開口部１６の内部にのみ多結晶シリコン層
１１０ａを残余する。この工程により、ノンドープのシ
リコンプラグ層１１０ｂが形成される。さらに、図１９
を参照して、開口部１６の上部にのみ開口部を有するレ
ジストパターン１７を層間絶縁層９の表面上に形成す
る。そして、このレジストパターン１７をマスクとし
て、シリコンプラグ層１１０ｂの内部にたとえばボロン
イオン（Ｂ+ ）などのｐ型不純物イオン１９をたとえば
ドーズ量１．５×１０16個／ｃｍ2 、注入エネルギー１
５０ｋｅＶでイオン注入する。その後、たとえばＲＴＡ
法によりｐ型不純物イオン１９を活性化させてｐ型シリ
コンプラグ層１１０を形成する。ＲＴＡ法は、たとえば
ハロゲンランプを熱源とするランプアニール装置の内部
において、窒素（Ｎ2 ）雰囲気中で温度１１００℃、３
０秒間の熱処理が施される。
【００４９】この後、第１の実施例の図８に示す工程が
引き続いて行なわれる。さらに、この発明の第４の実施
例について説明する。図２０は、第４の実施例によるＳ
ＲＡＭのメモリセルの断面構造図である。この第４の実
施例は、シリコンプラグ層１５と配線層８ａとの接合部
分に高濃度のｎ++不純物層１２０を形成したことを特徴
としている。この高濃度ｎ++不純物層１２０の作用につ
いて以下に説明する。通常の濃度のｎ型不純物層とｐ型
不純物層とが接合すると、その接合部にｐｎ接合が生じ
る。ｐｎ接合に電流が流された場合、順方向バイアスの
場合には約０．８Ｖの電圧降下が、また逆方向バイアス
の場合には約１０Ｖの電圧降下が生じる。したがって、
シリコンプラグ層１５と配線層８ａとが直接接続された
ような場合には、上記のような電圧降下が生じ、負荷用
ｐチャネルＭＯＳトランジスタ１４に配線層８ａを通し
て十分な電圧を供給することができない。しかしなが
ら、この例における高濃度ｎ++不純物層１２０のような
非常に高い濃度のｎ型不純物層と、同様に高い濃度のｐ
型不純物層の配線層８ａとが接合されると、両者の接合
部にｐ++ｎ++接合が形成される。この高濃度たとえば、
１０20／ｃｍ3 以上のｐｎ接合に電圧が印加されると、
トンネル電流という量子力学的な機構による電流が流れ
る。このトンネル電流は大きな電圧降下を生じさせな
い。したがって、配線層８ａを通して負荷用ｐチャネル
ＭＯＳトランジスタに十分に電圧を供給することが可能
となる。また、この高濃度ｎ++不純物層１２０は、後述
するようにイオン注入法により形成される。したがっ
て、第１ないし第３の実施例による高融点金属シリサイ
ド層を用いる場合に比べて、製造プロセスが簡略化され
るという長所を有する。
引き続いて行なわれる。さらに、この発明の第４の実施
例について説明する。図２０は、第４の実施例によるＳ
ＲＡＭのメモリセルの断面構造図である。この第４の実
施例は、シリコンプラグ層１５と配線層８ａとの接合部
分に高濃度のｎ++不純物層１２０を形成したことを特徴
としている。この高濃度ｎ++不純物層１２０の作用につ
いて以下に説明する。通常の濃度のｎ型不純物層とｐ型
不純物層とが接合すると、その接合部にｐｎ接合が生じ
る。ｐｎ接合に電流が流された場合、順方向バイアスの
場合には約０．８Ｖの電圧降下が、また逆方向バイアス
の場合には約１０Ｖの電圧降下が生じる。したがって、
シリコンプラグ層１５と配線層８ａとが直接接続された
ような場合には、上記のような電圧降下が生じ、負荷用
ｐチャネルＭＯＳトランジスタ１４に配線層８ａを通し
て十分な電圧を供給することができない。しかしなが
ら、この例における高濃度ｎ++不純物層１２０のような
非常に高い濃度のｎ型不純物層と、同様に高い濃度のｐ
型不純物層の配線層８ａとが接合されると、両者の接合
部にｐ++ｎ++接合が形成される。この高濃度たとえば、
１０20／ｃｍ3 以上のｐｎ接合に電圧が印加されると、
トンネル電流という量子力学的な機構による電流が流れ
る。このトンネル電流は大きな電圧降下を生じさせな
い。したがって、配線層８ａを通して負荷用ｐチャネル
ＭＯＳトランジスタに十分に電圧を供給することが可能
となる。また、この高濃度ｎ++不純物層１２０は、後述
するようにイオン注入法により形成される。したがっ
て、第１ないし第３の実施例による高融点金属シリサイ
ド層を用いる場合に比べて、製造プロセスが簡略化され
るという長所を有する。
【００５０】次に、図２０に示すメモリセルの製造工程
について説明する。図２１ないし図２３はその主要な製
造工程を順に示す断面構造図である。図２１に示す工程
は第１の実施例の図５に示す工程に対応するものであ
る。この図２１を参照して、開口部１６の上部にのみ開
口部を有するレジストパターン１７ａを層間絶縁層９の
表面上に形成する。そして、レジストパターン１７ａを
マスクとして、シリコンプラグ層１５の内部にｎ型導電
性を付与するために、ｎ型不純物イオン１８ａをイオン
注入する。このイオン注入は、たとえばリン（Ｐ）イオ
ンをドーズ量１．５×１０16個／ｃｍ2 、注入エネルギ
ー１７０ｋｅＶで行なわれる。この場合、重要なこと
は、シリコンプラグ層１５の中央部まで深くリンイオン
を注入するために、注入エネルギーが高く設定されてい
ることである。さらに、シリコン中の拡散係数が大きい
リンを不純物としてイオン注入されていることである。
拡散係数の大きいリンは、シリコンプラグ層１５の内部
に全体に均一に拡散する。
について説明する。図２１ないし図２３はその主要な製
造工程を順に示す断面構造図である。図２１に示す工程
は第１の実施例の図５に示す工程に対応するものであ
る。この図２１を参照して、開口部１６の上部にのみ開
口部を有するレジストパターン１７ａを層間絶縁層９の
表面上に形成する。そして、レジストパターン１７ａを
マスクとして、シリコンプラグ層１５の内部にｎ型導電
性を付与するために、ｎ型不純物イオン１８ａをイオン
注入する。このイオン注入は、たとえばリン（Ｐ）イオ
ンをドーズ量１．５×１０16個／ｃｍ2 、注入エネルギ
ー１７０ｋｅＶで行なわれる。この場合、重要なこと
は、シリコンプラグ層１５の中央部まで深くリンイオン
を注入するために、注入エネルギーが高く設定されてい
ることである。さらに、シリコン中の拡散係数が大きい
リンを不純物としてイオン注入されていることである。
拡散係数の大きいリンは、シリコンプラグ層１５の内部
に全体に均一に拡散する。
【００５１】さらに、図２２を参照して、レジストパタ
ーン１７ａを除去した後、たとえばＲＴＡ法を用いてシ
リコンプラグ層１５の中に導入されたリンイオンを活性
化する。これによりｎ+ シリコンプラグ層１５が形成さ
れる。このＲＴＡ法は、ハロゲンランプを熱源とするラ
ンプアニール装置を用い、たとえば窒素雰囲気中で温度
１１００℃、３０秒間の熱処理が行なわれる。なお、Ｒ
ＴＡ法の実施前にレジストパターン１７ａを除去する理
由は、レジストパターン１７ａの主成分が有機物である
ため、ＲＴＡ法の高温プロセスにより、有機物内の有害
物質が半導体内部に拡散するのを防ぐためである。
ーン１７ａを除去した後、たとえばＲＴＡ法を用いてシ
リコンプラグ層１５の中に導入されたリンイオンを活性
化する。これによりｎ+ シリコンプラグ層１５が形成さ
れる。このＲＴＡ法は、ハロゲンランプを熱源とするラ
ンプアニール装置を用い、たとえば窒素雰囲気中で温度
１１００℃、３０秒間の熱処理が行なわれる。なお、Ｒ
ＴＡ法の実施前にレジストパターン１７ａを除去する理
由は、レジストパターン１７ａの主成分が有機物である
ため、ＲＴＡ法の高温プロセスにより、有機物内の有害
物質が半導体内部に拡散するのを防ぐためである。
【００５２】さらに、図２３を参照して、図２１で形成
したレジストパターン１７ａと同じパターンを有するレ
ジストパターン１７ｂを層間絶縁層９の表面上に形成す
る。次に、たとえばイオン注入法を用いてｎ型不純物イ
オン１８ｂをｎ+ シリコンプラグ層１５の表面にイオン
注入する。イオン注入の条件は、ヒ素を注入エネルギー
１０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 で行なわれ
る。これにより高濃度（１．５×１０21／ｃｍ3 ）ｎ++
不純物層１２０が形成される。この高濃度ｎ++不純物層
１２０はヒ素イオンを注入することにより形成されてい
る。ヒ素は拡散係数が、たとえばリンなどに比べて小さ
い。したがって、後工程時に加えられる熱処理などの影
響によってシリコンプラグ層１５の内部に深く拡散する
ことを抑制することができる。また、ヒ素イオン１８ｂ
の注入エネルギーは低く設定されている。このため、高
濃度ｎ++不純物層１２０は浅い領域、約３０〜５０ｎｍ
の深さに形成されている。さらに、この高濃度ｎ++不純
物層１２０の拡散を抑制するために、このヒ素イオン１
８ｂの注入後の熱処理は省略されている。
したレジストパターン１７ａと同じパターンを有するレ
ジストパターン１７ｂを層間絶縁層９の表面上に形成す
る。次に、たとえばイオン注入法を用いてｎ型不純物イ
オン１８ｂをｎ+ シリコンプラグ層１５の表面にイオン
注入する。イオン注入の条件は、ヒ素を注入エネルギー
１０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 で行なわれ
る。これにより高濃度（１．５×１０21／ｃｍ3 ）ｎ++
不純物層１２０が形成される。この高濃度ｎ++不純物層
１２０はヒ素イオンを注入することにより形成されてい
る。ヒ素は拡散係数が、たとえばリンなどに比べて小さ
い。したがって、後工程時に加えられる熱処理などの影
響によってシリコンプラグ層１５の内部に深く拡散する
ことを抑制することができる。また、ヒ素イオン１８ｂ
の注入エネルギーは低く設定されている。このため、高
濃度ｎ++不純物層１２０は浅い領域、約３０〜５０ｎｍ
の深さに形成されている。さらに、この高濃度ｎ++不純
物層１２０の拡散を抑制するために、このヒ素イオン１
８ｂの注入後の熱処理は省略されている。
【００５３】さらに、図２４を参照して、層間絶縁層９
および高濃度ｎ++不純物層１２０の表面上に、ＬＰＣＶ
Ｄ法を用いて不純物が導入されていない多結晶シリコン
層８を膜厚１００ｎｍ程度堆積する。さらに、多結晶シ
リコン層８の中にｐ型不純物イオン１９をドーズ量１×
１０16個／ｃｍ2 程度イオン注入し、熱処理を施してｐ
型不純物イオンを活性化する。この多結晶シリコン層８
に導入されたｐ型不純物の濃度は第１の実施例に比べて
高濃度（１×１０21／ｃｍ3 ）に形成されている。これ
は、高濃度ｎ++不純物層１２０と多結晶シリコン層８と
の接合部に高濃度のｐｎ接合を形成するためである。
および高濃度ｎ++不純物層１２０の表面上に、ＬＰＣＶ
Ｄ法を用いて不純物が導入されていない多結晶シリコン
層８を膜厚１００ｎｍ程度堆積する。さらに、多結晶シ
リコン層８の中にｐ型不純物イオン１９をドーズ量１×
１０16個／ｃｍ2 程度イオン注入し、熱処理を施してｐ
型不純物イオンを活性化する。この多結晶シリコン層８
に導入されたｐ型不純物の濃度は第１の実施例に比べて
高濃度（１×１０21／ｃｍ3 ）に形成されている。これ
は、高濃度ｎ++不純物層１２０と多結晶シリコン層８と
の接合部に高濃度のｐｎ接合を形成するためである。
【００５４】その後、第１実施例の図９に示す工程が引
き続き行なわれる。さらに、この発明の第５の実施例に
ついて説明する。図２５はこの発明の第５の実施例によ
るダイレクトコンタクト構造の断面構造図である。シリ
コン基板１の表面にはたとえばｎ型不純物領域３０が形
成されている。ｎ型不純物領域３０の表面上には多結晶
シリコン層からなるパッド層３１が形成されている。層
間絶縁層９の中にはパッド層３１に達する開口部１６が
形成されている。開口部１６の内部にはシリコンプラグ
層１５が埋め込まれている。シリコンプラグ層１５の表
面上には高融点金属シリサイド層、たとえばチタンシリ
サイド１１が形成されている。層間絶縁層９の表面上に
はｐ型導電性を有する配線層８ａが形成されている。配
線層８ａの一部はチタンシリサイド層１１に接続されて
いる。配線層８ａの表面上は第２層間絶縁層３２に覆わ
れている。なお、この実施例においても、シリコンプラ
グ層１５および配線層８ａの導電型は逆の場合であって
も構わない。
き続き行なわれる。さらに、この発明の第５の実施例に
ついて説明する。図２５はこの発明の第５の実施例によ
るダイレクトコンタクト構造の断面構造図である。シリ
コン基板１の表面にはたとえばｎ型不純物領域３０が形
成されている。ｎ型不純物領域３０の表面上には多結晶
シリコン層からなるパッド層３１が形成されている。層
間絶縁層９の中にはパッド層３１に達する開口部１６が
形成されている。開口部１６の内部にはシリコンプラグ
層１５が埋め込まれている。シリコンプラグ層１５の表
面上には高融点金属シリサイド層、たとえばチタンシリ
サイド１１が形成されている。層間絶縁層９の表面上に
はｐ型導電性を有する配線層８ａが形成されている。配
線層８ａの一部はチタンシリサイド層１１に接続されて
いる。配線層８ａの表面上は第２層間絶縁層３２に覆わ
れている。なお、この実施例においても、シリコンプラ
グ層１５および配線層８ａの導電型は逆の場合であって
も構わない。
【００５５】なお、上記の第１ないし第３実施例および
第５実施例においては、中間導電層としてチタンシリサ
イドを用いた例について説明したが、タングステンシリ
サイドなどの他の高融点金属シリサイド、あるいはタン
グステン、チタン、モリブデンなどの金属、チタンとタ
ングステンの合金、あるいはチタン窒化膜などの高融点
金属の窒化膜などを用いても構わない。
第５実施例においては、中間導電層としてチタンシリサ
イドを用いた例について説明したが、タングステンシリ
サイドなどの他の高融点金属シリサイド、あるいはタン
グステン、チタン、モリブデンなどの金属、チタンとタ
ングステンの合金、あるいはチタン窒化膜などの高融点
金属の窒化膜などを用いても構わない。
【００５６】
【発明の効果】このように、この発明による半導体装置
のダイレクトコンタクト構造は、コンタクトホールの内
部にシリコンプラグ層を埋め込み、平坦化された層の上
に上部の配線層を形成するように構成したので、フォト
リソグラフィ法を用いた配線層のパターニング精度が向
上し、配線の信頼性が向上する。また、ダイレクトコン
タクト部の導電性の異なる層の間に中間導電層を介在さ
せたことにより、互いに導電性の異なる層の間の良好な
オーミックコンタクトを実現することができる。さら
に、シリコンプラグ層は周知のＣＶＤ法とエッチバック
法を用いて形成することができるので、複雑な製造工程
を必要としない。
のダイレクトコンタクト構造は、コンタクトホールの内
部にシリコンプラグ層を埋め込み、平坦化された層の上
に上部の配線層を形成するように構成したので、フォト
リソグラフィ法を用いた配線層のパターニング精度が向
上し、配線の信頼性が向上する。また、ダイレクトコン
タクト部の導電性の異なる層の間に中間導電層を介在さ
せたことにより、互いに導電性の異なる層の間の良好な
オーミックコンタクトを実現することができる。さら
に、シリコンプラグ層は周知のＣＶＤ法とエッチバック
法を用いて形成することができるので、複雑な製造工程
を必要としない。
【図１】この発明の第１の実施例によるＳＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図２】図１に示すメモリセルの製造工程を示す第１工
程図である。
程図である。
【図３】図１に示すメモリセルの製造工程を示す第２工
程図である。
程図である。
【図４】図１に示すメモリセルの製造工程を示す第３工
程図である。
程図である。
【図５】図１に示すメモリセルの製造工程を示す第４工
程図である。
程図である。
【図６】図１に示すメモリセルの製造工程を示す第５工
程図である。
程図である。
【図７】図１に示すメモリセルの製造工程を示す第６工
程図である。
程図である。
【図８】図１に示すメモリセルの製造工程を示す第７工
程図である。
程図である。
【図９】図１に示すメモリセルの製造工程を示す第８工
程図である。
程図である。
【図１０】この発明の第２の実施例によるＳＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図１１】図１０に示すメモリセルの主要な製造工程を
示す第１工程図である。
示す第１工程図である。
【図１２】図１０に示すメモリセルの主要な製造工程を
示す第２工程図である。
示す第２工程図である。
【図１３】この発明の第３の実施例による半導体装置の
断面構造図である。
断面構造図である。
【図１４】図１３に示すメモリセルの主要な製造工程を
示す第１工程図である。
示す第１工程図である。
【図１５】図１３に示すメモリセルの主要な製造工程を
示す第２工程図である。
示す第２工程図である。
【図１６】図１３に示すメモリセルの主要な製造工程を
示す第３工程図である。
示す第３工程図である。
【図１７】図１３に示すメモリセルの主要な製造工程を
示す第４工程図である。
示す第４工程図である。
【図１８】図１３に示すメモリセルの主要な製造工程を
示す第５工程図である。
示す第５工程図である。
【図１９】図１３に示すメモリセルの主要な製造工程を
示す第６工程図である。
示す第６工程図である。
【図２０】この発明の第４の実施例による半導体装置の
断面構造図である。
断面構造図である。
【図２１】図２０に示すメモリセルの主要な製造工程を
示す第１工程図である。
示す第１工程図である。
【図２２】図２０に示すメモリセルの主要な製造工程を
示す第２工程図である。
示す第２工程図である。
【図２３】図２０に示すメモリセルの主要な製造工程を
示す第３工程図である。
示す第３工程図である。
【図２４】図２０に示すメモリセルの主要な製造工程を
示す第４工程図である。
示す第４工程図である。
【図２５】この発明の第５の実施例による半導体装置の
断面構造図である。
断面構造図である。
【図２６】従来のＳＲＡＭのメモリセルの下層部分の平
面構造を示す平面構造図である。
面構造を示す平面構造図である。
【図２７】従来のＳＲＡＭのメモリセルの上層部分の平
面構造を示す平面構造図である。
面構造を示す平面構造図である。
【図２８】図２６および図２７中の切断線Ｘ−Ｘに沿っ
た方向からのメモリセルの断面構造図である。
た方向からのメモリセルの断面構造図である。
【図２９】ＳＲＡＭのメモリセルの等価回路図である。
【図３０】図２８に示すメモリセルの１つの製造工程を
示す製造工程断面図である。
示す製造工程断面図である。
１ シリコン基板 ７ ｎ+ ソース・ドレイン領域 ８ａ 配線層 ９ 層間絶縁層 １０ ダイレクトコンタクト １１ チタンシリサイド層 １５、１１０ シリコンプラグ層 １６ 開口部 ２０ａ ２０ｂ 駆動用ｎチャネルＭＯＳトランジスタ ２１ａ、２１ｂ 負荷用ｐチャネルＭＯＳ薄膜トランジ
スタ ２２ａ、２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １２０ 高濃度ｎ++不純物層
スタ ２２ａ、２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １２０ 高濃度ｎ++不純物層
【手続補正書】
【提出日】平成４年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】主に図２８を参照して、シリコン基板１の
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ + アイソレーション層３が形成されている。駆
動用ｎチャネルＭＯＳトランジスタ２０ａと転送用ｎチ
ャネルＭＯＳトランジスタ２２ｂは、各々、ｎ+ ソース
・ドレイン領域７、７と、ゲート酸化膜５およびゲート
電極６とを備えている。ゲート電極６は多結晶シリコン
層６ａと、その表面上に形成された金属シリサイド膜６
ｂからなるポリサイド構造を有している。
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ + アイソレーション層３が形成されている。駆
動用ｎチャネルＭＯＳトランジスタ２０ａと転送用ｎチ
ャネルＭＯＳトランジスタ２２ｂは、各々、ｎ+ ソース
・ドレイン領域７、７と、ゲート酸化膜５およびゲート
電極６とを備えている。ゲート電極６は多結晶シリコン
層６ａと、その表面上に形成された金属シリサイド膜６
ｂからなるポリサイド構造を有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明が解決しようとする課題】ところが、上記のＳＲ
ＡＭのメモリセルに用いられた配線層８ａのように、高
低差の大きいダイレクトコンタクト構造を形成する場合
には配線層のパターニングが困難になるという問題が生
じた。図３０は、図２７に示す配線層８ａを形成するた
めの製造工程を示す断面図である。層間絶縁層９中に開
口部１６が形成された後、全面に多結晶シリコン層８が
たとえばＣＶＤ法により堆積される。次に、この多結晶
シリコン層８の表面上にレジストを塗布する。そして、
フォトリソグラフィ法を用いて、レジストを所定のパタ
ーン形状に露光現像し、レジストマスクを形成する。そ
の後、レジストマスクを用いて多結晶シリコン層８をエ
ッチングして配線層８ａおよび薄膜トランジスタ１４の
ゲート電極８ｂを形成する。
ＡＭのメモリセルに用いられた配線層８ａのように、高
低差の大きいダイレクトコンタクト構造を形成する場合
には配線層のパターニングが困難になるという問題が生
じた。図３０は、図２７に示す配線層８ａを形成するた
めの製造工程を示す断面図である。層間絶縁層９中に開
口部１６が形成された後、全面に多結晶シリコン層８が
たとえばＣＶＤ法により堆積される。次に、この多結晶
シリコン層８の表面上にレジストを塗布する。そして、
フォトリソグラフィ法を用いて、レジストを所定のパタ
ーン形状に露光現像し、レジストマスクを形成する。そ
の後、レジストマスクを用いて多結晶シリコン層８をエ
ッチングして配線層８ａおよび薄膜トランジスタ１４の
ゲート電極８ｂを形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】図示されるように、多結晶シリコン層８は
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トマスクの解像度が低下し、多結晶シリコン層からなる
配線層８ａのレジストパターン形状が設計通りにはなら
ないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トマスクの解像度が低下し、多結晶シリコン層からなる
配線層８ａのレジストパターン形状が設計通りにはなら
ないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項４にかかる半導体装置の製造方法
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、開口した第１シリコン層の表面上に高融点金属シリ
サイド層を形成する。さらに、層間絶縁層の表面上およ
び開口部の内部に第２シリコン層を形成する。そして、
第２シリコン層をエッチバックし、開口部の内部に第２
シリコン層からなるシリコンプラグ層を形成する。そし
て、シリコンプラグ層中に不純物を導入する。さらに、
層間絶縁層およびシリコンプラグ層の表面上に多結晶シ
リコン層を形成し、パターニングすることによって配線
層を形成する。
は、以下の工程を備えている。まず、第１シリコン層の
表面上に層間絶縁層を形成する。次に、層間絶縁層中に
第１シリコン層表面に達する開口部を形成する。さら
に、開口した第１シリコン層の表面上に高融点金属シリ
サイド層を形成する。さらに、層間絶縁層の表面上およ
び開口部の内部に第２シリコン層を形成する。そして、
第２シリコン層をエッチバックし、開口部の内部に第２
シリコン層からなるシリコンプラグ層を形成する。そし
て、シリコンプラグ層中に不純物を導入する。さらに、
層間絶縁層およびシリコンプラグ層の表面上に多結晶シ
リコン層を形成し、パターニングすることによって配線
層を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図１は、この発明の第１の実施例によるＳ
ＲＡＭのメモリセルの断面構造を示している。また、平
面構造は図２６および図２７に示される従来のＳＲＡＭ
のメモリセルの平面構造とほぼ同様である。また、図１
は、従来のＳＲＡＭを示す図２８の断面位置と同じ位置
の断面構造を示している。図１に示されるメモリセルの
断面構造は、図２８に示される従来のメモリセルの断面
構造とダイレクトコンタクトの構造のみが相違する。し
たがって、以下では主にこの発明によるダイレクトコン
タクト構造についてのみ説明し、その他の部分の構造に
ついては、従来の技術の記載を参照する。
ＲＡＭのメモリセルの断面構造を示している。また、平
面構造は図２６および図２７に示される従来のＳＲＡＭ
のメモリセルの平面構造とほぼ同様である。また、図１
は、従来のＳＲＡＭを示す図２８の断面位置と同じ位置
の断面構造を示している。図１に示されるメモリセルの
断面構造は、図２８に示される従来のメモリセルの断面
構造とダイレクトコンタクトの構造のみが相違する。し
たがって、以下では主にこの発明によるダイレクトコン
タクト構造についてのみ説明し、その他の部分の構造に
ついては、従来の技術の記載を参照する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】図２を参照して、シリコン基板１の主表面
に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ、２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ、２２ｂのゲ
ート電極６、６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 個／ｃｍ2 で
ｐウェル２の内部に注入する。さらに熱処理を施して４
つのＭＯＳトランジスタ２０ａ、２０ｂ、２２ａ、２２
ｂのｎ+ ソース・ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＢＰＳＧ
（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜を堆積する。そして、熱処理を施してＢＰＳＧを
軟化させることによってリフローさせて、ＢＰＳＧ膜の
表面を平坦化する。この工程により、平坦化した表面を
有する層間絶縁層９を形成する。さらに、フォトリソグ
ラフィ法およびエッチング法を用いて層間絶縁層９中に
ダイレクトコンタクトのための開口部１６を形成する。
開口部１６を形成するためのエッチング法としてはたと
えば反応性イオンエッチング法が用いられる。
に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ、２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ、２２ｂのゲ
ート電極６、６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 個／ｃｍ2 で
ｐウェル２の内部に注入する。さらに熱処理を施して４
つのＭＯＳトランジスタ２０ａ、２０ｂ、２２ａ、２２
ｂのｎ+ ソース・ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ、２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＢＰＳＧ
（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜を堆積する。そして、熱処理を施してＢＰＳＧを
軟化させることによってリフローさせて、ＢＰＳＧ膜の
表面を平坦化する。この工程により、平坦化した表面を
有する層間絶縁層９を形成する。さらに、フォトリソグ
ラフィ法およびエッチング法を用いて層間絶縁層９中に
ダイレクトコンタクトのための開口部１６を形成する。
開口部１６を形成するためのエッチング法としてはたと
えば反応性イオンエッチング法が用いられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に、図３を参照して、層間絶縁層９の表
面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を
用いて不純物がドープされていない多結晶シリコン層１
５ａを形成する。多結晶シリコン層１５ａは開口部１６
の内部を完全に充填し、かつ自身の表面が開口部１６の
上部においてほぼ平坦になる程度に厚く堆積される。開
口部１６の内部を完全に充填するための多結晶シリコン
層１５ａの膜厚の基準としては、開口部１６の最大径の
半分以上の膜厚が要求される。
面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を
用いて不純物がドープされていない多結晶シリコン層１
５ａを形成する。多結晶シリコン層１５ａは開口部１６
の内部を完全に充填し、かつ自身の表面が開口部１６の
上部においてほぼ平坦になる程度に厚く堆積される。開
口部１６の内部を完全に充填するための多結晶シリコン
層１５ａの膜厚の基準としては、開口部１６の最大径の
半分以上の膜厚が要求される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】その後、図９を参照して、フォトリソグラ
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳ薄膜トランジスタ２１ｂのゲート電極８ｂと、
配線層８ａが形成される。さらに、層間絶縁層９表面上
の全面に、たとえばＬＰＣＶＤ法を用いてゲート酸化膜
１３を膜厚２０ｎｍ程度堆積する。そして、開口部１６
の上部に位置するゲート酸化膜１３の一部を開口する。
その後、ゲート酸化膜１３表面上の全面にたとえばＬＰ
ＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリコ
ン層を形成する。そして、負荷用ｐチャネルＭＯＳ薄膜
トランジスタ２１ｂのチャネル領域となるべき多結晶シ
リコン層の領域上にレジストを形成し、その後、フォト
リソグラフィー法およびエッチング法を用いて、負荷用
ｐチャネルＭＯＳ薄膜トランジスタ２１ｂのチャネル領
域１２ｂ，ｐ+ ソース・ドレイン領域１２ａ，１２ｃを
予めパターニングしておく。そして、このレジストをマ
スクとして多結晶シリコン層中にｐ型不純物イオンをド
ーズ量１×１０1 5 個／ｃｍ2 程度でイオン注入する。
これにより、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース・ドレイン領域１２ａ、１２ｃが形
成される。
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳ薄膜トランジスタ２１ｂのゲート電極８ｂと、
配線層８ａが形成される。さらに、層間絶縁層９表面上
の全面に、たとえばＬＰＣＶＤ法を用いてゲート酸化膜
１３を膜厚２０ｎｍ程度堆積する。そして、開口部１６
の上部に位置するゲート酸化膜１３の一部を開口する。
その後、ゲート酸化膜１３表面上の全面にたとえばＬＰ
ＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリコ
ン層を形成する。そして、負荷用ｐチャネルＭＯＳ薄膜
トランジスタ２１ｂのチャネル領域となるべき多結晶シ
リコン層の領域上にレジストを形成し、その後、フォト
リソグラフィー法およびエッチング法を用いて、負荷用
ｐチャネルＭＯＳ薄膜トランジスタ２１ｂのチャネル領
域１２ｂ，ｐ+ ソース・ドレイン領域１２ａ，１２ｃを
予めパターニングしておく。そして、このレジストをマ
スクとして多結晶シリコン層中にｐ型不純物イオンをド
ーズ量１×１０1 5 個／ｃｍ2 程度でイオン注入する。
これにより、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース・ドレイン領域１２ａ、１２ｃが形
成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】次に、この発明の第２の実施例によるＳＲ
ＡＭのメモリセルの構造について説明する。図１０は、
第２の実施例によるメモリセルの断面構造図である。第
２の実施例によるメモリセルは、第１の実施例によるメ
モリセルと比較して負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのトランジスタ構造と、配線層８ａの構造
とが異なる。薄膜トランジスタ１４（２１ｂ）は、層間
絶縁層９の表面上に形成された薄い多結晶シリコン層の
中にｐ+ ソース・ドレイン領域１２ａ、１２ｃとチャネ
ル領域１２ｂとを有している。ゲート電極８ｂはソース
・ドレイン領域１２ａ、１２ｃ、チャネル領域１２ｂの
表面上に形成されたゲート絶縁層１３の表面上に形成さ
れている。ソース・ドレイン領域１２ａが形成されたｐ
型の多結晶シリコン層はチタンシリサイド層１１の表面
上に延在している。そして、ｐ型不純物が導入された多
結晶シリコンからなる配線層８ａがゲート絶縁層１３に
形成された開口部を通してソース・ドレイン領域１２ａ
に接続されている。
ＡＭのメモリセルの構造について説明する。図１０は、
第２の実施例によるメモリセルの断面構造図である。第
２の実施例によるメモリセルは、第１の実施例によるメ
モリセルと比較して負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのトランジスタ構造と、配線層８ａの構造
とが異なる。薄膜トランジスタ１４（２１ｂ）は、層間
絶縁層９の表面上に形成された薄い多結晶シリコン層の
中にｐ+ ソース・ドレイン領域１２ａ、１２ｃとチャネ
ル領域１２ｂとを有している。ゲート電極８ｂはソース
・ドレイン領域１２ａ、１２ｃ、チャネル領域１２ｂの
表面上に形成されたゲート絶縁層１３の表面上に形成さ
れている。ソース・ドレイン領域１２ａが形成されたｐ
型の多結晶シリコン層はチタンシリサイド層１１の表面
上に延在している。そして、ｐ型不純物が導入された多
結晶シリコンからなる配線層８ａがゲート絶縁層１３に
形成された開口部を通してソース・ドレイン領域１２ａ
に接続されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】さらに、図１２を参照して、ゲート酸化膜
１３の所定の位置に開口部を形成する。この開口部は、
層間絶縁層９に形成された開口部１６の上部と負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂに隣接する位置
に形成される。次に、ゲート酸化膜１３に開口部を形成
するために用いたレジストマスクを残余した状態で、多
結晶シリコン層１２中にｐ型不純物イオンをイオン注入
する。このイオン注入工程において、レジストマスク
は、不純物イオンが薄いゲート酸化膜１３を貫通してイ
オン注入を必要としない多結晶シリコン層１２の領域に
不純物イオンが導入されるのを防止する。その後、レジ
ストマスクが除去される。そして、ゲート酸化膜１３上
の全面にたとえばＬＰＣＶＤ法を用いて多結晶シリコン
層８を膜厚１００ｎｍ程度形成する。さらに、多結晶シ
リコン層８の内部にイオン注入法を用いてｐ型不純物イ
オンをドーズ量８×１０1 5 個／ｃｍ2 程度イオン注入
し、熱処理を施す。これにより多結晶シリコン層８はｐ
型の導電性を付与される。
１３の所定の位置に開口部を形成する。この開口部は、
層間絶縁層９に形成された開口部１６の上部と負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂに隣接する位置
に形成される。次に、ゲート酸化膜１３に開口部を形成
するために用いたレジストマスクを残余した状態で、多
結晶シリコン層１２中にｐ型不純物イオンをイオン注入
する。このイオン注入工程において、レジストマスク
は、不純物イオンが薄いゲート酸化膜１３を貫通してイ
オン注入を必要としない多結晶シリコン層１２の領域に
不純物イオンが導入されるのを防止する。その後、レジ
ストマスクが除去される。そして、ゲート酸化膜１３上
の全面にたとえばＬＰＣＶＤ法を用いて多結晶シリコン
層８を膜厚１００ｎｍ程度形成する。さらに、多結晶シ
リコン層８の内部にイオン注入法を用いてｐ型不純物イ
オンをドーズ量８×１０1 5 個／ｃｍ2 程度イオン注入
し、熱処理を施す。これにより多結晶シリコン層８はｐ
型の導電性を付与される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】このように、第１および第２の実施例にお
いては、上部の配線層がｐ型導電性を有し、下層の不純
物領域がｎ型導電性を有している。そして、このような
場合にはシリコンプラグ層１５はｎ型導電性を有するこ
とによりシリコンプラグ層１５とｎ型不純物領域とが良
好なオーミックコンタクトを有する。また、ｐ型配線層
とシリコンプラグ層との間に高融点金属シリサイド層等
を介在させることにより、シリコンプラグ層と上部の配
線層との間の良好なオーミックコンタクトを得ることが
できる。配線層、シリコンプラグ層および不純物領域の
導電型は上記の実施例と逆であっても構わない。すなわ
ち、上部配線層がｎ型導電性を有し、下部の不純物領域
がｐ型導電性を有してもよい。この場合、シリコンプラ
グ層１５にはｐ型不純物を導入することによりｐ型導電
性を付与する必要がある。ここで、再度図５に示すイオ
ン注入工程を参照する。シリコンプラグ層１５中にｐ型
不純物を導入する場合には、イオン注入エネルギを１５
０ｋｅＶ以上与えることが可能な高エネルギイオン注入
法を用いることが好ましい。不純物イオンが高エネルギ
イオン注入法によってシリコンプラグ層１５の中央部に
導入されれば、その後ランプアニール処理を行なうこと
によりシリコンプラグ層１５全体に不純物を拡散するこ
とが容易となる。これにより、シリコンプラグ層１５の
全体を低抵抗化することができる。
いては、上部の配線層がｐ型導電性を有し、下層の不純
物領域がｎ型導電性を有している。そして、このような
場合にはシリコンプラグ層１５はｎ型導電性を有するこ
とによりシリコンプラグ層１５とｎ型不純物領域とが良
好なオーミックコンタクトを有する。また、ｐ型配線層
とシリコンプラグ層との間に高融点金属シリサイド層等
を介在させることにより、シリコンプラグ層と上部の配
線層との間の良好なオーミックコンタクトを得ることが
できる。配線層、シリコンプラグ層および不純物領域の
導電型は上記の実施例と逆であっても構わない。すなわ
ち、上部配線層がｎ型導電性を有し、下部の不純物領域
がｐ型導電性を有してもよい。この場合、シリコンプラ
グ層１５にはｐ型不純物を導入することによりｐ型導電
性を付与する必要がある。ここで、再度図５に示すイオ
ン注入工程を参照する。シリコンプラグ層１５中にｐ型
不純物を導入する場合には、イオン注入エネルギを１５
０ｋｅＶ以上与えることが可能な高エネルギイオン注入
法を用いることが好ましい。不純物イオンが高エネルギ
イオン注入法によってシリコンプラグ層１５の中央部に
導入されれば、その後ランプアニール処理を行なうこと
によりシリコンプラグ層１５全体に不純物を拡散するこ
とが容易となる。これにより、シリコンプラグ層１５の
全体を低抵抗化することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】次に、図１３に示すメモリセルの製造工程
について説明する。図１４ないし図１９は、第３の実施
例によるメモリセルの特徴的な製造工程を順に示す断面
構造図である。まず、図１４に示す工程は、第１の実施
例の図２に相当する工程を示している。
について説明する。図１４ないし図１９は、第３の実施
例によるメモリセルの特徴的な製造工程を順に示す断面
構造図である。まず、図１４に示す工程は、第１の実施
例の図２に相当する工程を示している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】さらに、図１７を参照して、たとえばＬＰ
ＣＶＤ法によって、層間絶縁層９の表面上および開口部
１６の内部にノンドープの多結晶シリコン層１１０ａを
形成する。ノンドープの多結晶シリコン層１１０ａは開
口部１６の内部を完全に充填し、かつ自身の表面が開口
部１６の上部においてほぼ平坦になる程度に厚く形成さ
れる。たとえば、開口部１６の直径が６００ｎｍ程度で
あるならば、その直径の半分以上である３００ｎｍ以上
の膜厚で形成される。そうすることによって、開口部１
６の内部はこの多結晶シリコン層１１０ａによって完全
に充填される。しかしながら、この程度では多結晶シリ
コン層の表面が開口部１６の上部において完全に平坦に
は形成されない。したがって、好ましくは、開口部１６
の直径が６００ｎｍ程度であれば６００ｎｍ程度の膜厚
で多結晶シリコン層１１０ａを形成する。この場合に
は、開口部１６の上部において多結晶シリコン層１１０
ａの表面が平坦に形成される。
ＣＶＤ法によって、層間絶縁層９の表面上および開口部
１６の内部にノンドープの多結晶シリコン層１１０ａを
形成する。ノンドープの多結晶シリコン層１１０ａは開
口部１６の内部を完全に充填し、かつ自身の表面が開口
部１６の上部においてほぼ平坦になる程度に厚く形成さ
れる。たとえば、開口部１６の直径が６００ｎｍ程度で
あるならば、その直径の半分以上である３００ｎｍ以上
の膜厚で形成される。そうすることによって、開口部１
６の内部はこの多結晶シリコン層１１０ａによって完全
に充填される。しかしながら、この程度では多結晶シリ
コン層の表面が開口部１６の上部において完全に平坦に
は形成されない。したがって、好ましくは、開口部１６
の直径が６００ｎｍ程度であれば６００ｎｍ程度の膜厚
で多結晶シリコン層１１０ａを形成する。この場合に
は、開口部１６の上部において多結晶シリコン層１１０
ａの表面が平坦に形成される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】この後、第１の実施例の図８に示す工程が
引き続いて行なわれる。さらに、この発明の第４の実施
例について説明する。図２０は、第４の実施例によるＳ
ＲＡＭのメモリセルの断面構造図である。この第４の実
施例は、シリコンプラグ層１５と配線層８ａとの接合部
分に高濃度のｎ++不純物層１２０を形成したことを特徴
としている。この高濃度ｎ++不純物層１２０の作用につ
いて以下に説明する。通常の濃度のｎ型不純物層とｐ型
不純物層とが接合すると、その接合部にｐｎ接合が生じ
る。ｐｎ接合に電圧が印加された場合、順方向バイアス
の場合には約０．８Ｖの電圧降下が、また逆方向バイア
スの場合には約１０Ｖの電圧降下が生じる。したがっ
て、シリコンプラグ層１５と配線層８ａとが直接接続さ
れたような場合には、上記のような電圧降下が生じ、負
荷用ｐチャネルＭＯＳトランジスタ１４に配線層８ａを
通して十分な電圧を供給することができない。しかしな
がら、この例における高濃度ｎ++不純物層１２０のよう
な非常に高い濃度のｎ型不純物層と、同様に高い濃度の
ｐ型不純物層の配線層８ａとが接合されると、両者の接
合部にｐ++ｎ++接合が形成される。この高濃度たとえ
ば、１０20／ｃｍ3 以上のｐｎ接合に電圧が印加される
と、トンネル電流という量子力学的な機構による電流が
流れる。このトンネル電流は大きな電圧降下を生じさせ
ない。したがって、配線層８ａを通して負荷用ｐチャネ
ルＭＯＳトランジスタに十分に電圧を印加することが可
能となる。また、この高濃度ｎ++不純物層１２０は、後
述するようにイオン注入法により形成される。したがっ
て、第１ないし第３の実施例による高融点金属シリサイ
ド層を用いる場合に比べて、製造プロセスが簡略化され
るという長所を有する。
引き続いて行なわれる。さらに、この発明の第４の実施
例について説明する。図２０は、第４の実施例によるＳ
ＲＡＭのメモリセルの断面構造図である。この第４の実
施例は、シリコンプラグ層１５と配線層８ａとの接合部
分に高濃度のｎ++不純物層１２０を形成したことを特徴
としている。この高濃度ｎ++不純物層１２０の作用につ
いて以下に説明する。通常の濃度のｎ型不純物層とｐ型
不純物層とが接合すると、その接合部にｐｎ接合が生じ
る。ｐｎ接合に電圧が印加された場合、順方向バイアス
の場合には約０．８Ｖの電圧降下が、また逆方向バイア
スの場合には約１０Ｖの電圧降下が生じる。したがっ
て、シリコンプラグ層１５と配線層８ａとが直接接続さ
れたような場合には、上記のような電圧降下が生じ、負
荷用ｐチャネルＭＯＳトランジスタ１４に配線層８ａを
通して十分な電圧を供給することができない。しかしな
がら、この例における高濃度ｎ++不純物層１２０のよう
な非常に高い濃度のｎ型不純物層と、同様に高い濃度の
ｐ型不純物層の配線層８ａとが接合されると、両者の接
合部にｐ++ｎ++接合が形成される。この高濃度たとえ
ば、１０20／ｃｍ3 以上のｐｎ接合に電圧が印加される
と、トンネル電流という量子力学的な機構による電流が
流れる。このトンネル電流は大きな電圧降下を生じさせ
ない。したがって、配線層８ａを通して負荷用ｐチャネ
ルＭＯＳトランジスタに十分に電圧を印加することが可
能となる。また、この高濃度ｎ++不純物層１２０は、後
述するようにイオン注入法により形成される。したがっ
て、第１ないし第３の実施例による高融点金属シリサイ
ド層を用いる場合に比べて、製造プロセスが簡略化され
るという長所を有する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】次に、図２０に示すメモリセルの製造工程
について説明する。図２１ないし図２４はその主要な製
造工程を順に示す断面構造図である。図２１に示す工程
は第１の実施例の図５に示す工程に対応するものであ
る。この図２１を参照して、開口部１６の上部にのみ開
口部を有するレジストパターン１７ａを層間絶縁層９の
表面上に形成する。そして、レジストパターン１７ａを
マスクとして、シリコンプラグ層１５の内部にｎ型導電
性を付与するために、ｎ型不純物イオン１８ａをイオン
注入する。このイオン注入は、たとえばリン（Ｐ）イオ
ンをドーズ量１．５×１０16個／ｃｍ2 、注入エネルギ
ー１７０ｋｅＶで行なわれる。この場合、重要なこと
は、シリコンプラグ層１５の中央部まで深くリンイオン
を注入するために、注入エネルギーが高く設定されてい
ることである。さらに、シリコン中の拡散係数が大きい
リンを不純物としてイオン注入されていることである。
拡散係数の大きいリンは、シリコンプラグ層１５の内部
に全体に均一に拡散する。
について説明する。図２１ないし図２４はその主要な製
造工程を順に示す断面構造図である。図２１に示す工程
は第１の実施例の図５に示す工程に対応するものであ
る。この図２１を参照して、開口部１６の上部にのみ開
口部を有するレジストパターン１７ａを層間絶縁層９の
表面上に形成する。そして、レジストパターン１７ａを
マスクとして、シリコンプラグ層１５の内部にｎ型導電
性を付与するために、ｎ型不純物イオン１８ａをイオン
注入する。このイオン注入は、たとえばリン（Ｐ）イオ
ンをドーズ量１．５×１０16個／ｃｍ2 、注入エネルギ
ー１７０ｋｅＶで行なわれる。この場合、重要なこと
は、シリコンプラグ層１５の中央部まで深くリンイオン
を注入するために、注入エネルギーが高く設定されてい
ることである。さらに、シリコン中の拡散係数が大きい
リンを不純物としてイオン注入されていることである。
拡散係数の大きいリンは、シリコンプラグ層１５の内部
に全体に均一に拡散する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】この発明の第３の実施例によるＳＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】この発明の第４の実施例によるＳＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】図２５
【補正方法】変更
【補正内容】
【図２５】この発明の第５の実施例によるダイレクトコ
ンタクト構造の断面構造図である。
ンタクト構造の断面構造図である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ シリコン基板 ７ ｎ+ ソース・ドレイン領域 ８ａ 配線層 ９ 層間絶縁層 １０ ダイレクトコンタクト部 １１ チタンシリサイド層 １５、１１０ シリコンプラグ層 １６ 開口部 ２０ａ、２０ｂ 駆動用ｎチャネルＭＯＳトランジスタ ２１ａ、２１ｂ 負荷用ｐチャネルＭＯＳ薄膜トランジ
スタ ２２ａ、２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １２０ 高濃度ｎ++不純物層
スタ ２２ａ、２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １２０ 高濃度ｎ++不純物層
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ 8728−4Ｍ 27/10 ３８１
Claims (5)
- 【請求項１】 シリコン層と、 前記シリコン層の表面上に形成された層間絶縁層と、 前記層間絶縁層の中に、前記シリコン層表面のコンタク
ト部を露出するように形成されたコンタクトホールと、 前記コンタクトホールの内部に埋め込まれ、平坦な表面
を有するシリコンプラグ層と、 前記層間絶縁層上に形成され、多結晶シリコンからなる
配線層と、 前記配線層と前記コンタクト部との間でｐｎ接合での電
圧降下を減少させるための中間導電層とを備えた、半導
体装置。 - 【請求項２】 フリップフロップ回路を構成するように
接続された一対の第１および第２ＣＭＯＳインバータ
と、このフリップフロップ回路の各ノード点に接続され
た第１および第２転送用ＭＯＳトランジスタとを有する
メモリセルを備えた半導体記憶装置であって、 前記第１ＣＭＯＳインバータは、シリコン基板の主表面
に形成された第１導電型の第１駆動用ＭＯＳトランジス
タと、前記シリコン基板の主表面上に形成された層間絶
縁層の表面上に形成された第２導電型の第１薄膜トラン
ジスタとを含み、 前記第２ＣＭＯＳインバータは、シリコン基板の主表面
に形成された第１導電型の第２駆動用ＭＯＳトランジス
タと、前記層間絶縁層の表面上に形成された第２導電型
の第２薄膜トランジスタとを含み、 前記第１転送用ＭＯＳトランジスタと前記第２転送用Ｍ
ＯＳトランジスタとは前記シリコン基板の主表面に形成
されており、 前記第１駆動用ＭＯＳトランジスタのゲート電極と、前
記第２転送用ＭＯＳトランジスタのソース・ドレイン領
域と、前記第２薄膜トランジスタのソース・ドレイン領
域とを相互に接続する第１配線手段と、 前記第２駆動用ＭＯＳトランジスタのゲート電極と、前
記第１転送用ＭＯＳトランジスタのソース・ドレイン領
域と、前記第１薄膜トランジスタのソース・ドレイン領
域とを相互に接続する第２配線手段とを備え、 さらに前記第１配線手段は、前記層間絶縁層中に形成さ
れた開口部の内部に埋め込まれ、かつ前記第１駆動用Ｍ
ＯＳトランジスタのゲート電極と前記第２転送用ＭＯＳ
トランジスタのソース・ドレイン領域に接続されたシリ
コンプラグ層と、前記層間絶縁層の表面上に延在した多
結晶シリコンからなる配線層と、前記配線層と、前記第
１駆動用ＭＯＳトランジスタのゲート電極および前記第
２転送用ＭＯＳトランジスタのソース／ドレイン領域と
の間に設けられ、ｐｎ接合部での電圧降下を減少させる
ための中間導電層とを含み、 前記第２配線手段は、前記層間絶縁層中に形成された開
口部の内部に埋め込まれ、前記第２駆動用ＭＯＳトラン
ジスタのゲート電極と前記第１転送用ＭＯＳトランジス
タのソース・ドレイン領域とに接続されたシリコンプラ
グ層と、前記層間絶縁層の表面上に延在した多結晶シリ
コンからなる配線層と、前記配線層と、前記第２駆動用
ＭＯＳトランジスタのゲート電極および前記第１転送用
ＭＯＳトランジスタのソース・ドレイン領域との間に設
けられ、ｐｎ接合部での電圧降下を減少させるための中
間導電層とを含む、半導体装置。 - 【請求項３】 第１シリコン層の表面に層間絶縁層を形
成する工程と、 前記層間絶縁層中に前記第１シリコン層表面に達する開
口部を形成する工程と、 前記層間絶縁層の表面上および前記開口部の内部に第２
シリコン層を形成する工程と、 前記第２シリコン層をエッチバックし、前記開口部の内
部に第２シリコン層からなるシリコンプラグ層を形成す
る工程と、 前記シリコンプラグ層中に不純物を導入する工程と、 前記層間絶縁層および前記シリコンプラグ層の表面上に
高融点金属層を形成し、熱処理を施すことによって前記
シリコンプラグ層の表面上に高融点金属シリサイド層を
形成する工程と、 前記層間絶縁層および前記高融点金属シリサイド層の表
面上に多結晶シリコン層を形成し、パターニングするこ
とによって配線層を形成する工程とを備えた、半導体装
置の製造方法。 - 【請求項４】 第１シリコン層の表面に層間絶縁層を形
成する工程と、 前記層間絶縁層中に前記第１シリコン層表面に達する開
口部を形成する工程と、 前記第１シリコン層の表面上に高融点金属シリサイド層
を形成する工程と、 前記層間絶縁層の表面上および前記開口部の内部に第２
シリコン層を形成する工程と、 前記第２シリコン層をエッチバックし、前記開口部の内
部に前記第２シリコン層からなるシリコンプラグ層を形
成する工程と、 前記シリコンプラグ層中に不純物を導入する工程と、 前記層間絶縁層および前記シリコンプラグ層の表面上に
多結晶シリコン層を形成し、パターニングすることによ
って配線層を形成する工程とを備えた、半導体装置の製
造方法。 - 【請求項５】 第１シリコン層の表面に層間絶縁層を形
成する工程と、 前記層間絶縁層中に前記第１シリコン層表面に達する開
口部を形成する工程と、 前記層間絶縁層の表面上および前記開口部の内部に第２
シリコン層を形成する工程と、 前記第２シリコン層をエッチバックし、前記開口部の内
部に前記第２シリコン層からなるシリコンプラグ層を形
成する工程と、 前記シリコンプラグ層中に不純物を導入する工程と、 前記シリコンプラグ層の表面に前記シリコンプラグ層に
含まれる不純物より高濃度の不純物を含む高濃度不純物
層を形成する工程と、 前記層間絶縁層および前記高濃度不純物層の表面上に多
結晶シリコン層を形成し、パターニングすることによっ
て配線層を形成する工程とを備えた、半導体装置の製造
方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005222A JPH0541378A (ja) | 1991-03-15 | 1992-01-14 | 半導体装置およびその製造方法 |
| EP92302045A EP0503904B1 (en) | 1991-03-15 | 1992-03-11 | Stacked type CMOS semiconductor device and method of manufacturing it |
| DE69227138T DE69227138T2 (de) | 1991-03-15 | 1992-03-11 | Gestapelte CMOS Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| KR1019920024224A KR100207809B1 (ko) | 1992-01-14 | 1992-12-14 | 반도체 장치 및 그의 제조방법 |
| US08/293,771 US5475240A (en) | 1991-03-15 | 1994-08-19 | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US08/554,508 US5581093A (en) | 1991-03-15 | 1995-11-07 | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US08/554,507 US5654239A (en) | 1991-03-15 | 1995-11-07 | Method of manufacturing a contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-50954 | 1991-03-15 | ||
| JP5095491 | 1991-03-15 | ||
| JP4005222A JPH0541378A (ja) | 1991-03-15 | 1992-01-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541378A true JPH0541378A (ja) | 1993-02-19 |
Family
ID=26339127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005222A Withdrawn JPH0541378A (ja) | 1991-03-15 | 1992-01-14 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5475240A (ja) |
| EP (1) | EP0503904B1 (ja) |
| JP (1) | JPH0541378A (ja) |
| DE (1) | DE69227138T2 (ja) |
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| US5654239A (en) | 1997-08-05 |
| EP0503904A2 (en) | 1992-09-16 |
| EP0503904A3 (en) | 1992-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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