JPH0541383A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0541383A JPH0541383A JP3196244A JP19624491A JPH0541383A JP H0541383 A JPH0541383 A JP H0541383A JP 3196244 A JP3196244 A JP 3196244A JP 19624491 A JP19624491 A JP 19624491A JP H0541383 A JPH0541383 A JP H0541383A
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Abstract
(57)【要約】
【目的】 エピタキシャルベースバイポーラトランジス
タの製造方法に関し、自己整合プロセスを用いて高速素
子を安定に製造することを目的とする。 【構成】 エピベース層２上にSi3N4 膜３とSiO2膜４と
ポリSi膜５を堆積し、ポリSi膜５及びSiO2膜４に真性ベ
ース領域2iを画定するベース窓６を形成し、ベース窓６
側面のみにポリSi膜７を形成し、全面にSi3N4 膜８を形
成し、トランジスタ領域９外のSi3N4 膜８及びポリSi膜
５を除去し、SiO2膜４を除去し、ポリSi膜５、７を酸化
してSiO2膜10となし、Si3N4 膜８及び真性ベース領域2i
上以外のSi 3N4 膜３を除去し、露出するベース層２上に
SiO2膜10の下面に達する厚さのベース引出し電極用ポリ
Si膜11を形成し、全面上にSi3N4 膜12を形成し、エミッ
タ電極形成領域13上のSi3N4 膜12及びSi3N4 ３を除去し
て真性ベース領域2i面を表出せしめる工程を有するよう
に構成する。
タの製造方法に関し、自己整合プロセスを用いて高速素
子を安定に製造することを目的とする。 【構成】 エピベース層２上にSi3N4 膜３とSiO2膜４と
ポリSi膜５を堆積し、ポリSi膜５及びSiO2膜４に真性ベ
ース領域2iを画定するベース窓６を形成し、ベース窓６
側面のみにポリSi膜７を形成し、全面にSi3N4 膜８を形
成し、トランジスタ領域９外のSi3N4 膜８及びポリSi膜
５を除去し、SiO2膜４を除去し、ポリSi膜５、７を酸化
してSiO2膜10となし、Si3N4 膜８及び真性ベース領域2i
上以外のSi 3N4 膜３を除去し、露出するベース層２上に
SiO2膜10の下面に達する厚さのベース引出し電極用ポリ
Si膜11を形成し、全面上にSi3N4 膜12を形成し、エミッ
タ電極形成領域13上のSi3N4 膜12及びSi3N4 ３を除去し
て真性ベース領域2i面を表出せしめる工程を有するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にエピタキシャル成長による非常に薄いベースを
持つエピタキシャルベース（以下、エピベースと称す）
バイポーラトランジスタの製造方法に関する。
法、特にエピタキシャル成長による非常に薄いベースを
持つエピタキシャルベース（以下、エピベースと称す）
バイポーラトランジスタの製造方法に関する。
【０００２】半導体集積回路の性能向上のためには、高
速性能に優れた半導体素子を形成することが要求され
る。そのためには、エピタキシャル成長によってベース
のシャロー化を図って遮断周波数を向上させると共に、
自己整合プロセスを導入することよって寄生部分を減
じ、総合的な素子のスピードを向上させる必要がある。
速性能に優れた半導体素子を形成することが要求され
る。そのためには、エピタキシャル成長によってベース
のシャロー化を図って遮断周波数を向上させると共に、
自己整合プロセスを導入することよって寄生部分を減
じ、総合的な素子のスピードを向上させる必要がある。
【０００３】
【従来の技術】従来のエピベースバイポーラトランジス
タの形成方法においては、寄生素子部分を減ずるため
に、ダブルポリセルフアラインと呼ばれる自己整合プロ
セスが開発され、用いられてきた。
タの形成方法においては、寄生素子部分を減ずるため
に、ダブルポリセルフアラインと呼ばれる自己整合プロ
セスが開発され、用いられてきた。
【０００４】この従来方法は、図５(a) に示すように、
例えばｎ型コレクタ層51上にｐ型エピベース層52を形成
した後、次いでこのベース層52上にベース電極になるｐ
+ 型ポリシリコン膜を形成し、このｐ+ 型ポリシリコン
膜153 上に第１の酸化シリコン（SiO2) 膜54を形成し、
次いでこの第１のSiO2膜54及びポリシリコン膜153 を貫
通して前記ベース層52の真性ベース領域52i を画定する
ベース窓55を異方性エッチング手段により形成する。こ
のパターニングでｐ+ 型多結晶シリコン膜153はｐ+ 型
ポリシリコンベース電極53となる。
例えばｎ型コレクタ層51上にｐ型エピベース層52を形成
した後、次いでこのベース層52上にベース電極になるｐ
+ 型ポリシリコン膜を形成し、このｐ+ 型ポリシリコン
膜153 上に第１の酸化シリコン（SiO2) 膜54を形成し、
次いでこの第１のSiO2膜54及びポリシリコン膜153 を貫
通して前記ベース層52の真性ベース領域52i を画定する
ベース窓55を異方性エッチング手段により形成する。こ
のパターニングでｐ+ 型多結晶シリコン膜153はｐ+ 型
ポリシリコンベース電極53となる。
【０００５】次いで図５(b) に示すように前記ベース窓
55の側面に第２のSiO2膜からなるSiO2サイドウォール56
を形成した後、このベース窓55上にｎ+ 型ポリシリコン
からなるエミッタ電極57を形成し、次いで熱処理を行
い、図５(c) に示すようにエミッタ電極57からの不純物
の固相拡散によりｐ型真性ベース領域52i 内にｎ+ 型エ
ミッタ領域58を形成すると共に、ベース電極53からの不
純物の固相拡散によりｐ型ベース層52内にｐ+ 型外部ベ
ース領域59を形成する方法である。
55の側面に第２のSiO2膜からなるSiO2サイドウォール56
を形成した後、このベース窓55上にｎ+ 型ポリシリコン
からなるエミッタ電極57を形成し、次いで熱処理を行
い、図５(c) に示すようにエミッタ電極57からの不純物
の固相拡散によりｐ型真性ベース領域52i 内にｎ+ 型エ
ミッタ領域58を形成すると共に、ベース電極53からの不
純物の固相拡散によりｐ型ベース層52内にｐ+ 型外部ベ
ース領域59を形成する方法である。
【０００６】
【発明が解決しようとする課題】上記エピベースバイポ
ーラトランジスタは、ベース幅を縮小し高速化を図るの
が目的であり、そのためにベース層52は非常に薄く形成
される。
ーラトランジスタは、ベース幅を縮小し高速化を図るの
が目的であり、そのためにベース層52は非常に薄く形成
される。
【０００７】そのため上記従来の方法によると、図５
(a) を参照して述べたｐ+ 型ポリシリコン膜153 にベー
ス窓55を形成する際の異方性エッチング工程において、
ｐ+ 型ポリシリコン膜153 とｐ型ベース層52との間にエ
ッチングの選択性がなく、且つストッパ膜もないので、
オーバエッチングによって、薄く形成されている真性ベ
ース領域52i が消失してしまう可能性があり、また、た
とえ消失しないまでも、真性ベース領域52i がエッチン
グされて一層薄くなった際には、エミッタ領域58の固相
拡散に際してエミッタ−コレクタ間のショートを生ずる
可能性もあって、自己整合プロセスを用いて形成される
微細なエピベースバイポーラトランジスタが安定して供
給できないという問題があった。
(a) を参照して述べたｐ+ 型ポリシリコン膜153 にベー
ス窓55を形成する際の異方性エッチング工程において、
ｐ+ 型ポリシリコン膜153 とｐ型ベース層52との間にエ
ッチングの選択性がなく、且つストッパ膜もないので、
オーバエッチングによって、薄く形成されている真性ベ
ース領域52i が消失してしまう可能性があり、また、た
とえ消失しないまでも、真性ベース領域52i がエッチン
グされて一層薄くなった際には、エミッタ領域58の固相
拡散に際してエミッタ−コレクタ間のショートを生ずる
可能性もあって、自己整合プロセスを用いて形成される
微細なエピベースバイポーラトランジスタが安定して供
給できないという問題があった。
【０００８】そこで本発明は、前記ベース窓形成の際の
異方性エッチングにおいてエピベース層がエッチングさ
れることがなく、均一な特性を有するエピベースバイポ
ーラトランジスタを安定して形成することが可能な自己
整合プロセスによるエピベースバイポーラトランジスタ
の形成方法の提供を目的とする。
異方性エッチングにおいてエピベース層がエッチングさ
れることがなく、均一な特性を有するエピベースバイポ
ーラトランジスタを安定して形成することが可能な自己
整合プロセスによるエピベースバイポーラトランジスタ
の形成方法の提供を目的とする。
【０００９】
【課題を解決するための手段】図１(a) 〜(l) は本発明
の原理説明用工程断面図である。上記課題は、エピタキ
シャルベースバイポーラトランジスタの製造方法であっ
て、シリコンからなるコレクタ層(1) 上にエピタキシャ
ル成長によりベース層(2)を形成する工程、該ベース層
(2)上に第１の窒化シリコン膜(3) と第１の酸化シリコ
ン膜(4) と第１のポリシリコン膜(5) を順次堆積する工
程、〔(a) 図参照〕該第１のポリシリコン膜(5) 及び第
１の酸化シリコン膜(4) を貫通し該ベース層(2) におけ
る真性ベース領域(2i)を画定するベース窓(6) を形成す
る工程、〔(b) 図参照〕該ベース窓(6) 側面に選択的に
第２のポリシリコン膜(7) を形成する工程、〔(c) 図参
照〕該ベース窓(6) の内面及び該第１のポリシリコン膜
(5) 上に第２の窒化シリコン膜(8) を形成する工程、
〔(d) 図参照〕トランジスタ領域(9) 外の第２の窒化シ
リコン膜(8) 及び第１のポリシリコン膜(5) を選択的に
除去する工程、〔(e) 図参照〕該第１の酸化シリコン膜
(4) を除去する工程、〔(f) 図参照〕該第１及び第２の
ポリシリコン膜(5)(7)を完全に酸化して第２の酸化シリ
コン膜(10)を形成する工程、〔(g) 図参照〕該第２の窒
化シリコン膜(8) 及び真性ベース領域(2i)上以外の該第
１の窒化シリコン膜(2) を除去する工程、〔(h) 図参
照〕該ベース層(2) の露出領域上に選択的に、該第２の
酸化シリコン膜(10)の下面に達する厚さを有し、ベース
引出し電極となる第３のポリシリコン膜(11)を堆積形成
する工程、〔(i) 図参照〕該基板の全面上に第３の窒化
シリコン膜(12)を形成する工程、〔(j) 図参照〕トラン
ジスタ領域(9) の内側のエミッタ電極形成領域(13)上の
該第３の窒化シリコン膜(12)及び第１の窒化シリコン膜
(3) を除去して真性ベース領域(2i)面を表出せしめる工
程、〔(k) 図参照〕該真性ベース領域(2i)上にエミッタ
電極となる第４のポリシリコン膜(14)を形成する工程、
該第４のポリシリコン膜(14)からの不純物の固相拡散に
より真性ベース領域(2i)内にエミッタ領域(15)を形成す
る工程〔(l) 図参照〕を有する本発明による半導体装置
の製造方法によって解決される。
の原理説明用工程断面図である。上記課題は、エピタキ
シャルベースバイポーラトランジスタの製造方法であっ
て、シリコンからなるコレクタ層(1) 上にエピタキシャ
ル成長によりベース層(2)を形成する工程、該ベース層
(2)上に第１の窒化シリコン膜(3) と第１の酸化シリコ
ン膜(4) と第１のポリシリコン膜(5) を順次堆積する工
程、〔(a) 図参照〕該第１のポリシリコン膜(5) 及び第
１の酸化シリコン膜(4) を貫通し該ベース層(2) におけ
る真性ベース領域(2i)を画定するベース窓(6) を形成す
る工程、〔(b) 図参照〕該ベース窓(6) 側面に選択的に
第２のポリシリコン膜(7) を形成する工程、〔(c) 図参
照〕該ベース窓(6) の内面及び該第１のポリシリコン膜
(5) 上に第２の窒化シリコン膜(8) を形成する工程、
〔(d) 図参照〕トランジスタ領域(9) 外の第２の窒化シ
リコン膜(8) 及び第１のポリシリコン膜(5) を選択的に
除去する工程、〔(e) 図参照〕該第１の酸化シリコン膜
(4) を除去する工程、〔(f) 図参照〕該第１及び第２の
ポリシリコン膜(5)(7)を完全に酸化して第２の酸化シリ
コン膜(10)を形成する工程、〔(g) 図参照〕該第２の窒
化シリコン膜(8) 及び真性ベース領域(2i)上以外の該第
１の窒化シリコン膜(2) を除去する工程、〔(h) 図参
照〕該ベース層(2) の露出領域上に選択的に、該第２の
酸化シリコン膜(10)の下面に達する厚さを有し、ベース
引出し電極となる第３のポリシリコン膜(11)を堆積形成
する工程、〔(i) 図参照〕該基板の全面上に第３の窒化
シリコン膜(12)を形成する工程、〔(j) 図参照〕トラン
ジスタ領域(9) の内側のエミッタ電極形成領域(13)上の
該第３の窒化シリコン膜(12)及び第１の窒化シリコン膜
(3) を除去して真性ベース領域(2i)面を表出せしめる工
程、〔(k) 図参照〕該真性ベース領域(2i)上にエミッタ
電極となる第４のポリシリコン膜(14)を形成する工程、
該第４のポリシリコン膜(14)からの不純物の固相拡散に
より真性ベース領域(2i)内にエミッタ領域(15)を形成す
る工程〔(l) 図参照〕を有する本発明による半導体装置
の製造方法によって解決される。
【００１０】
【作用】即ち、本発明の方法においては、自己整合プロ
セスによりバイポーラトランジスタを形成する際の整合
基準であるベース窓(6) （真性ベース領域(2i)を画定す
る）を異方性エッチング手段で形成する際に、図１(b)
に示すようにベース層(2) 上が第１の窒化シリコン膜
(3) で覆われており、オーバエッチングで真性ベース領
域(2i)がエッチングされることがなく、真性ベース領域
(2i)の厚さは、エピタキシャル成長により精度良く制御
された厚さのままで最後まで維持される。そのため本発
明によれば、エピベースバイポーラトランジスタを自己
整合プロセスによって形成することが可能になって寄生
素子領域の少ないエピベースバイポーラトランジスタが
形成できる同時に、厚さ（深さに対応）の高精度に制御
された真性ベース領域(2i)にエミッタ電極となるポリシ
リコン膜(14)からの固相拡散によりエミッタ領域(15)を
高精度の深さに形成することにより極めて狭い均一なベ
ース幅を有するエピベーストランジスタを安定して得る
ことが可能になる。
セスによりバイポーラトランジスタを形成する際の整合
基準であるベース窓(6) （真性ベース領域(2i)を画定す
る）を異方性エッチング手段で形成する際に、図１(b)
に示すようにベース層(2) 上が第１の窒化シリコン膜
(3) で覆われており、オーバエッチングで真性ベース領
域(2i)がエッチングされることがなく、真性ベース領域
(2i)の厚さは、エピタキシャル成長により精度良く制御
された厚さのままで最後まで維持される。そのため本発
明によれば、エピベースバイポーラトランジスタを自己
整合プロセスによって形成することが可能になって寄生
素子領域の少ないエピベースバイポーラトランジスタが
形成できる同時に、厚さ（深さに対応）の高精度に制御
された真性ベース領域(2i)にエミッタ電極となるポリシ
リコン膜(14)からの固相拡散によりエミッタ領域(15)を
高精度の深さに形成することにより極めて狭い均一なベ
ース幅を有するエピベーストランジスタを安定して得る
ことが可能になる。
【００１１】従って本発明によれば、均一な高速動作速
度を有するバイポーラトランジスタを安定に製造するこ
とが可能になる。
度を有するバイポーラトランジスタを安定に製造するこ
とが可能になる。
【００１２】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図２、図３及び図４は本発明の方法の一実施例
の工程断面図である。全図を通じ同一対象物は同一符合
で示す。
明する。図２、図３及び図４は本発明の方法の一実施例
の工程断面図である。全図を通じ同一対象物は同一符合
で示す。
【００１３】図２(a) 参照 本発明の方法により自己整合方式のエピベースバイポー
ラトランジスタを形成するに際しては、通常通り、例え
ば比抵抗15〜20Ωcm程度のｐ型シリコン基板21面にイオ
ン注入等により、1018〜1019cm-3程度の不純物濃度を有
するｎ+ 型埋込み層22を形成した後、この基板上にエピ
タキシャル成長により、 0.3Ωcm程度の比抵抗を有する
厚さ 1.0μｍ程度のｎ型シリコンコレクタ層23を形成す
る。
ラトランジスタを形成するに際しては、通常通り、例え
ば比抵抗15〜20Ωcm程度のｐ型シリコン基板21面にイオ
ン注入等により、1018〜1019cm-3程度の不純物濃度を有
するｎ+ 型埋込み層22を形成した後、この基板上にエピ
タキシャル成長により、 0.3Ωcm程度の比抵抗を有する
厚さ 1.0μｍ程度のｎ型シリコンコレクタ層23を形成す
る。
【００１４】図２(b) 参照 次いで通常通り上記コレクタ層23及び埋込み層22をトラ
ンジスタ毎に分離する図示しない素子間分離領域を形成
した後、上記コレクタ層23上にエピタキシャル成長手段
により、１×1018程度の不純物濃度を有する厚さ1000Å
程度のｐ型単結晶シリコンベース層24を形成し、次いで
化学気相成長により厚さ 200Å程度の第１の窒化シリコ
ン(Si3N4) 膜25、厚さ3000Å程度の第１の酸化シリコン
(SiO2)膜26及び厚さ 500Å程度の第１のポリSi膜27を順
次形成する。
ンジスタ毎に分離する図示しない素子間分離領域を形成
した後、上記コレクタ層23上にエピタキシャル成長手段
により、１×1018程度の不純物濃度を有する厚さ1000Å
程度のｐ型単結晶シリコンベース層24を形成し、次いで
化学気相成長により厚さ 200Å程度の第１の窒化シリコ
ン(Si3N4) 膜25、厚さ3000Å程度の第１の酸化シリコン
(SiO2)膜26及び厚さ 500Å程度の第１のポリSi膜27を順
次形成する。
【００１５】図２(c) 参照 次いで図示しないレジスト膜をマスクにし、異方性エッ
チング手段例えばリアクティブイオンエッチング（ＲＩ
Ｅ）処理により、上記第１のポリSi膜27及び第１のSiO2
膜26を選択的に除去して、真性ベース領域24i を画定す
る例えば幅 0.8μｍ程度のベース窓28を形成する。この
ＲＩＥ処理には、ポリSiに対しては例えば[Cl2＋SiCl4]
ガスが、またSiO2に対しては例えば[CF4＋CHF3] ガスが
それぞれエッチングガスとして用いられる。
チング手段例えばリアクティブイオンエッチング（ＲＩ
Ｅ）処理により、上記第１のポリSi膜27及び第１のSiO2
膜26を選択的に除去して、真性ベース領域24i を画定す
る例えば幅 0.8μｍ程度のベース窓28を形成する。この
ＲＩＥ処理には、ポリSiに対しては例えば[Cl2＋SiCl4]
ガスが、またSiO2に対しては例えば[CF4＋CHF3] ガスが
それぞれエッチングガスとして用いられる。
【００１６】なお、このベース窓28形成のＲＩＥ処理に
際し、エピベース層即ちｐ型単結晶シリコンベース層24
上は第１のSi3N4膜25で覆われているので、真性ベース
領域24i はエッチングされることはなく、エピタキシャ
ル成長の厚さがそのまま維持される。
際し、エピベース層即ちｐ型単結晶シリコンベース層24
上は第１のSi3N4膜25で覆われているので、真性ベース
領域24i はエッチングされることはなく、エピタキシャ
ル成長の厚さがそのまま維持される。
【００１７】図２(d) 参照 次いで、上記基板の全面に厚さ1000Å程度の第２のポリ
Si膜を気相成長し、次いで上記エッチングガスを用いた
ＲＩＥ処理による全面エッチングを行い、ベース窓28の
側面に選択的に厚さ1000Å程度の第２のポリSi膜29を残
留形成する。
Si膜を気相成長し、次いで上記エッチングガスを用いた
ＲＩＥ処理による全面エッチングを行い、ベース窓28の
側面に選択的に厚さ1000Å程度の第２のポリSi膜29を残
留形成する。
【００１８】図２(e) 参照 次いで、上記基板の全面上に気相成長により厚さ 200Å
程度の第２のSi3N4 膜30を堆積する。
程度の第２のSi3N4 膜30を堆積する。
【００１９】図３(a) 参照 次いで、図示しないレジスト膜をマスクにしＲＩＥ処理
により例えば幅４μｍ程度のトランジスタ領域31上のみ
に第２のSi3N4 膜30及びその下部の第１のポリSi膜27
（第２のポリSi膜29を含む）を残すパターニングを行
い、次いで弗酸系の液によるウェットエッチングを行
い、表出領域及び上記第１のポリSi膜27下部の第１のSi
O2膜26を完全に除去する。ここで、第２のSi3N4 膜とそ
の下部の第１のポリSi膜27（第２のポリSi膜29を含む）
からなる傘状パターンが形成される。なお、上記Si3N4
膜30のエッチングには例えば[CF4] ガスが用いられる。
により例えば幅４μｍ程度のトランジスタ領域31上のみ
に第２のSi3N4 膜30及びその下部の第１のポリSi膜27
（第２のポリSi膜29を含む）を残すパターニングを行
い、次いで弗酸系の液によるウェットエッチングを行
い、表出領域及び上記第１のポリSi膜27下部の第１のSi
O2膜26を完全に除去する。ここで、第２のSi3N4 膜とそ
の下部の第１のポリSi膜27（第２のポリSi膜29を含む）
からなる傘状パターンが形成される。なお、上記Si3N4
膜30のエッチングには例えば[CF4] ガスが用いられる。
【００２０】図３(b) 参照 次いで、熱酸化により第１、第２のポリSi膜27、29を総
て酸化し第２のSiO2膜32を形成する。ここで、この第２
のSiO2膜32と前記第２のSi3N4 膜30が積層されてなる傘
状パターンが形成される。
て酸化し第２のSiO2膜32を形成する。ここで、この第２
のSiO2膜32と前記第２のSi3N4 膜30が積層されてなる傘
状パターンが形成される。
【００２１】図３(c) 参照 次いで、熱燐酸によるウェットエッチング処理を行い、
前記第２のSi3N4 膜30を除去して、前記第２のSiO2膜32
のみによる傘状パターンを形成する。この際、前記傘状
パターンの下部の第１のSi3N4 膜25の表出部も同時に除
去される。なお極度のオーバエッチングを避けて、第１
のSi3N4 膜25と第２のSi3N4 膜30とが積層されている真
性ベース領域24i 上には第１のSi3N4 膜25を残留させる
ようにする必要がある。
前記第２のSi3N4 膜30を除去して、前記第２のSiO2膜32
のみによる傘状パターンを形成する。この際、前記傘状
パターンの下部の第１のSi3N4 膜25の表出部も同時に除
去される。なお極度のオーバエッチングを避けて、第１
のSi3N4 膜25と第２のSi3N4 膜30とが積層されている真
性ベース領域24i 上には第１のSi3N4 膜25を残留させる
ようにする必要がある。
【００２２】図３(d) 参照 次いで、例えば [SiH4＋B2H6＋H2] ガスを用いる通常の
選択気相成長手段により、ベース層24の表出領域上に、
例えば１×1020cm-3程度の不純物（硼素）濃度を有し、
上面が前記第２のSiO2膜32による傘状パターンの下面に
達する3000Å程度の厚さのベース引出し電極になるｐ+
型の第３のポリSi膜33を堆積する。
選択気相成長手段により、ベース層24の表出領域上に、
例えば１×1020cm-3程度の不純物（硼素）濃度を有し、
上面が前記第２のSiO2膜32による傘状パターンの下面に
達する3000Å程度の厚さのベース引出し電極になるｐ+
型の第３のポリSi膜33を堆積する。
【００２３】図３(e) 参照 次いで、上記基板の全面上に気相成長により厚さ 200Å
程度の第３のSi3N4 膜34を形成する。
程度の第３のSi3N4 膜34を形成する。
【００２４】図４(a) 参照 次いで、上記第３のSi3N4 膜34に、燐酸によるウェット
エッチング手段を用いるフォトリソグラフィにより、前
記トランジスタ領域31の内側に位置するエミッタ電極形
成領域35を表出する開孔を形成し、且つベース窓28側面
の第３のSi3N4 膜34を除去した後、[CF4] ガスによるＲ
ＩＥ処理を行ってベース窓28の底部に表出する第１のSi
3N4 膜25を選択的に除去し、真性ベース領域24i のエミ
ッタ形成領域を表出させる。
エッチング手段を用いるフォトリソグラフィにより、前
記トランジスタ領域31の内側に位置するエミッタ電極形
成領域35を表出する開孔を形成し、且つベース窓28側面
の第３のSi3N4 膜34を除去した後、[CF4] ガスによるＲ
ＩＥ処理を行ってベース窓28の底部に表出する第１のSi
3N4 膜25を選択的に除去し、真性ベース領域24i のエミ
ッタ形成領域を表出させる。
【００２５】図４(b) 参照 次いで、例えば [SiH4＋PH3 ＋H2] ガスを用いる通常の
選択気相成長手段により、表出された真性ベース領域24
i上に１×1020cm-3程度の不純物（砒素）濃度を有する
厚さ 700Å程度のｎ+ 型の第４のポリSi膜即ちｎ+ 型ポ
リSiエミッタ電極34を形成し、次いで所定の熱処理を施
し、上記ｎ+ 型ポリSiエミッタ電極34からの固相拡散に
より、前記1000Å程度の厚さを有する真性ベース領域24
i 内に深さ例えば 500〜700 Å程度のｎ+ 型エミッタ領
域35を形成する。
選択気相成長手段により、表出された真性ベース領域24
i上に１×1020cm-3程度の不純物（砒素）濃度を有する
厚さ 700Å程度のｎ+ 型の第４のポリSi膜即ちｎ+ 型ポ
リSiエミッタ電極34を形成し、次いで所定の熱処理を施
し、上記ｎ+ 型ポリSiエミッタ電極34からの固相拡散に
より、前記1000Å程度の厚さを有する真性ベース領域24
i 内に深さ例えば 500〜700 Å程度のｎ+ 型エミッタ領
域35を形成する。
【００２６】なお、コレクタ引出し電極は上記工程とは
別に、図示されない紙面の前後方向の場所で行われる。
そして以後図示しないが、通常の絶縁膜の形成、配線形
成等がなされて、セルフアライン方式のエピベースバイ
ポーラトランジスタが完成する。
別に、図示されない紙面の前後方向の場所で行われる。
そして以後図示しないが、通常の絶縁膜の形成、配線形
成等がなされて、セルフアライン方式のエピベースバイ
ポーラトランジスタが完成する。
【００２７】なお、本発明の方法により形成されるセル
フアライン方式のエピベースバイポーラトランジスタ
は、エミッタ層をベース窓28内に表出する真性ベース領
域上に選択エピタキシャル成長することによっても形成
でき、この場合は前記実施例と異なり、ベース幅がエピ
ベース層の厚さのみで高精度に規定されるので、エピベ
ース層を一層薄く形成することにより、より高速の均一
な動作特性を有するバイポーラトランジスタを容易に形
成できる。
フアライン方式のエピベースバイポーラトランジスタ
は、エミッタ層をベース窓28内に表出する真性ベース領
域上に選択エピタキシャル成長することによっても形成
でき、この場合は前記実施例と異なり、ベース幅がエピ
ベース層の厚さのみで高精度に規定されるので、エピベ
ース層を一層薄く形成することにより、より高速の均一
な動作特性を有するバイポーラトランジスタを容易に形
成できる。
【００２８】更にまた、ベース層を、シリコンよりもバ
ンドギャップの狭いシリコン・ゲルマニウム混晶（Six
Gex-1 ｘ＝０〜１）等のヘテロエピタキシャル成長層に
よりシリコンからなるコレクタ層上に形成し、且つエミ
ッタを、ベース窓を介し上記ベース層の真性ベース領域
上にシリコンからなるヘテロエピタキシャル層により形
成することによって、本発明の方法はヘテロバイポーラ
トランジスタの製造にもそのまま適用することが可能で
あり、これによってエミッタの注入効率が増して、一層
の高速化が図れる。
ンドギャップの狭いシリコン・ゲルマニウム混晶（Six
Gex-1 ｘ＝０〜１）等のヘテロエピタキシャル成長層に
よりシリコンからなるコレクタ層上に形成し、且つエミ
ッタを、ベース窓を介し上記ベース層の真性ベース領域
上にシリコンからなるヘテロエピタキシャル層により形
成することによって、本発明の方法はヘテロバイポーラ
トランジスタの製造にもそのまま適用することが可能で
あり、これによってエミッタの注入効率が増して、一層
の高速化が図れる。
【００２９】
【発明の効果】以上の説明から明らかなように本発明の
方法によれば、エピベースバイポーラトランジスタを自
己整合プロセスによって形成することが可能になって寄
生素子領域の少ないエピベースバイポーラトランジスタ
が形成できると同時に、厚さ（深さに対応）の高精度に
制御された真性ベース領域にエミッタ電極となるポリシ
リコン膜(14)からの固相拡散によりエミッタ領域(15)を
高精度の深さに形成することにより極めて狭い均一なベ
ース幅を有するエピベーストランジスタを安定して得る
ことが可能になる。
方法によれば、エピベースバイポーラトランジスタを自
己整合プロセスによって形成することが可能になって寄
生素子領域の少ないエピベースバイポーラトランジスタ
が形成できると同時に、厚さ（深さに対応）の高精度に
制御された真性ベース領域にエミッタ電極となるポリシ
リコン膜(14)からの固相拡散によりエミッタ領域(15)を
高精度の深さに形成することにより極めて狭い均一なベ
ース幅を有するエピベーストランジスタを安定して得る
ことが可能になる。
【００３０】従って本発明によれば、均一な動作速度を
有する高速のバイポーラトランジスタを安定に製造する
ことが可能になる。また、ベース層を、シリコンよりも
バンドギャップの狭い半導体材料のヘテロエピタキシャ
ル成長層により形成することにより、更に一層の高速化
が図れる。
有する高速のバイポーラトランジスタを安定に製造する
ことが可能になる。また、ベース層を、シリコンよりも
バンドギャップの狭い半導体材料のヘテロエピタキシャ
ル成長層により形成することにより、更に一層の高速化
が図れる。
【００３１】以上により本発明は、半導体集積回路の回
路動作の高速化に寄与するところが大きい。
路動作の高速化に寄与するところが大きい。
【図１】 本発明の原理説明用工程断面図
【図２】 本発明の方法の一実施例の工程断面図（その
１）
１）
【図３】 本発明の方法の一実施例の工程断面図（その
２）
２）
【図４】 本発明の方法の一実施例の工程断面図（その
３）
３）
【図５】 従来方法の工程断面図
【符号の説明】 １ コレクタ層 ２ ベース層（エピベース層） 2i 真性ベース領域 ３ 第１の窒化シリコン膜 ４ 第１の酸化シリコン膜 ５ 第１のポリシリコン膜 ６ ベース窓 ７ 第２のポリシリコン膜 ８ 第２の窒化シリコン膜 ９ トランジスタ形成領域 10 第２の酸化シリコン膜 11 第３のポリシリコン膜 12 第３の窒化シリコン膜 13 エミッタ電極形成領域 14 第４のポリシリコン膜 15 エミッタ領域
Claims (2)
- 【請求項１】 エピタキシャルベースバイポーラトラン
ジスタの製造方法であって、 シリコンからなるコレクタ層(1) 上にエピタキシャル成
長によりベース層(2)を形成する工程、 該ベース層(2) 上に第１の窒化シリコン膜(3) と第１の
酸化シリコン膜(4) と第１のポリシリコン膜(5) を順次
堆積する工程、 該第１のポリシリコン膜(5) 及び第１の酸化シリコン膜
(4) を貫通し該ベース層(2) における真性ベース領域(2
i)を画定するベース窓(6) を形成する工程、 該ベース窓(6) 側面に選択的に第２のポリシリコン膜
(7) を形成する工程、 該ベース窓(6) の内面及び該第１のポリシリコン膜(5)
上に第２の窒化シリコン膜(8) を形成する工程、 トランジスタ領域(9) 外の第２の窒化シリコン膜(8) 及
び第１のポリシリコン膜(5) を選択的に除去する工程、 該第１の酸化シリコン膜(4) を除去する工程、 該第１及び第２のポリシリコン膜(5)(7)を完全に酸化し
て第２の酸化シリコン膜(10)を形成する工程、 該第２の窒化シリコン膜(8) 及び真性ベース領域(2i)上
以外の該第１の窒化シリコン膜(3) を除去する工程、 該ベース層(2) の露出領域上に選択的に、該第２の酸化
シリコン膜(10)の下面に達する厚さを有し、ベース引出
し電極となる第３のポリシリコン膜(11)を堆積形成する
工程、 該基板の全面上に第３の窒化シリコン膜(12)を形成する
工程、 該トランジスタ領域(9) の内側のエミッタ電極形成領域
(13)上の該第３の窒化シリコン膜(12)及び第１の窒化シ
リコン膜(3) を除去して真性ベース領域(2i)面を表出せ
しめる工程、 該真性ベース領域(2i)上にエミッタ電極となる第４のポ
リシリコン膜(14)を形成する工程、 該第４のポリシリコン膜(14)からの不純物の固相拡散に
より、真性ベース領域(2i)内にエミッタ領域(15)を形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記ベース層(2) にシリコンより狭いバ
ンドギャップを有する半導体を用い、前記エミッタ領域
(15)を該ベース層(2) 上へのシリコンの選択ヘテロエピ
タキシャル成長により形成する工程を有することを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196244A JPH0541383A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196244A JPH0541383A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541383A true JPH0541383A (ja) | 1993-02-19 |
Family
ID=16354588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196244A Withdrawn JPH0541383A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541383A (ja) |
-
1991
- 1991-08-06 JP JP3196244A patent/JPH0541383A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |