JPH0541450A - 半導体ウエハ - Google Patents

Abstract

(57)【要約】 【目的】 半導体ウエハのチップ無効領域でのサイドウ
ォールの剥がれ、または積層膜間での膜剥がれによるダ
ストの発生を防止し、半導体チップの生産歩留まりを向
上させること。 【構成】 半導体製造プロセスによりチップ無効領域の
表面に形成される各種機能薄膜３５〜４０の内の上層側
に位置する任意の機能薄膜が、それより下層に位置する
少なくとも一層以上の機能薄膜のスクライブライン側端
部３５ａ〜３９ａを覆うように積層してある半導体ウエ
ハ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体ウエハに係わり、
特にダイシング後のダスト低減を図ることが可能な半導
体ウエハに関する。

【０００２】

【従来の技術】図４に示すように、半導体ウエハ２の表
面に、複数の半導体チップ領域４を形成する場合に、半
導体ウエハ２の外周囲表面には、半導体チップが形成さ
れないチップ無効領域６が形成される。半導体チップ領
域４に各種集積回路を形成するために、半導体ウエハ２
は、各種半導体製造プロセスにより処理される。その際
に、薄膜形成技術により、図５に示すように、所定のパ
ターンの機能薄膜８，１０，１２，１３，１４が各半導
体チップ領域４に形成される。それと同時に、チップ無
効領域６にも、機能薄膜９〜１４が形成され、その部分
の機能薄膜は、エッチングされずにそのまま残されるこ
とになる。

【０００３】すなわち従来では、チップ無効領域６に、
半導体チップ領域４に所定のパターンで形成するための
各種機能薄膜９〜１４がそのまま単に積層され、半導体
チップ領域４とチップ無効領域６との分割ラインである
スクライブライン１６近傍でウエハ２の表面が露出する
ように急段差で積層膜の端部１８がエッチングされる。
このため、積層膜の端部１８には、サイドウォール２０
が形成されることになる。サイドウォール２０が形成さ
れる原因は、例えば図６に示すように、次のように説明
できる。

【０００４】半導体ウエハ２の表面に、機能薄膜９，１
０，１１が所定のパターンで形成された後、機能薄膜１
２がウエハ２の表面全体に成膜され、レジスト膜２２に
より、所定のパターンでエッチングされることになる
が、その際に、積層膜の端部１８では、エッチング残り
が生じてサイドウォール２０が形成される。なお、スク
ライブライン１６の近傍表面でウエハの表面が露出する
ようにエッチングするのは、スクライブライン１６に沿
ってのダイシングを行い易くするためである。

【０００５】

【発明が解決しようとする課題】従来では、チップ無効
領域６は後工程で捨てられる部分であるとの考え等に基
づき、このチップ無効領域６にサイドウォール２０が形
成されてもそのままにしているのが現状である。ところ
が、チップ無効領域６を図５に示すような構造にする
と、次に示すような弊害が発生することが本発明者によ
って見い出されている。すなわち、例えばウエハ貼着テ
ープ上で半導体ウエハ２をスクライブラインに沿ってダ
イシングした後、半導体チップをピックアップしてダイ
ボンディングする際、あるいはウエハープロセス工程に
おいて、チップ無効領域６のサイドウォール２０がヒゲ
状に剥がれ、それがダストとなり、半導体チップの表面
に突き刺さり、配線ショートの原因になるおそれがあ
る。また、積層膜の端部１８が急段差になっていること
から、特に、金属配線層となる機能薄膜１１，１３と層
間絶縁膜ないしオーバーパッシベーション膜となる機能
薄膜１０，１２，１４との間に膜剥がれが生じ、これが
原因でダストが生じ、配線ショートなどの不都合を生じ
させるおそれがある。

【０００６】本発明は、このような実状に鑑みてなさ
れ、半導体ウエハのチップ無効領域でのサイドウォール
の剥がれ、または積層膜間での膜剥がれによるダストの
発生を防止し、半導体チップの生産歩留まりを向上させ
ることが可能な半導体ウエハを提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体ウエハでは、半導体製造プロセスに
よりチップ無効領域の表面に形成される各種機能薄膜の
内の上層側に位置する任意の機能薄膜が、それより下層
に位置する少なくとも一層以上の機能薄膜のスクライブ
ライン側端部を覆うように積層してある。

【０００８】

【作用】本発明の半導体ウエハでは、チップ無効領域に
おける機能薄膜の内の上層側に位置する任意の機能薄膜
が、それより下層に位置する少なくとも一層以上の機能
薄膜のスクライブライン側端部を覆うように積層してあ
るので、サイドウォールが形成されず、これが剥がれて
ダストになることがなくなる。また、積層された機能薄
膜のスクライブライン側端部では、上の膜が下の膜の端
部を覆うように積層してあるので、膜相互間で剥がれが
生じ難くなる。したがって、膜剥がれが原因で生じるダ
ストの発生を防止することができる。

【０００９】

【実施例】以下、本発明の一実施例に係る半導体ウエハ
について、図面を参照しつつ詳細に説明する。図１は本
発明の一実施例に係る半導体ウエハの要部断面図、図２
はレチクルの一例を示す平面図、図３は本発明の他の実
施例に係る半導体ウエハの要部断面図である。

【００１０】図１に示すように、本実施例の半導体ウエ
ハ３０では、半導体チップ領域３１は、図４，５に示す
従来例に係る半導体ウエハ２の半導体チップ領域４と同
様であり、ウエハ３０の中央部表面に碁盤目状に複数形
成してある。半導体チップ領域３１の外周に位置するウ
エハ３０の表面には、チップ無効領域３２が形成してあ
る。各半導体チップ領域３１相互、または半導体チップ
領域３１とチップ無効領域３２とを後工程で分割するた
め、半導体ウエハ３０は、スクライブライン１６に沿っ
てダイシングされるようになっている。

【００１１】本実施例では、各半導体チップ領域３１に
相当する半導体ウエハ３０の表面に、イオン注入等の手
段で各種の不純物拡散層ないし埋め込み層等を形成する
ことにより、各種半導体回路を形成し、その表面に、薄
膜形成技術を用いて所定のパターンの各種機能薄膜を積
層させている。各半導体チップ領域３１に各種の半導体
回路を形成する際に、スクライブライン１６近傍に相当
するウエハ３０の表面にも、拡散層３３等が形成され
る。半導体チップ領域３１内に形成される各種半導体回
路をウエハ表面に沿って絶縁するため、ウエハ３０の表
面には、機能薄膜としての選択酸化膜（ＬＯＣＯＳ）３
４が所定のパターンで形成される。

【００１２】本実施例では、各半導体チップ領域３１に
は、所定のパターンで、各種機能薄膜としてのポリシリ
コン膜３５、第１層間絶縁膜３６、第１金属電極膜３
７、第２層間絶縁膜３８、第２金属電極膜３９及びオー
バーコート膜４０が、この順で積層してある。ただし、
図１では、半導体チップ領域３１のスクライブライン側
端部のみしか図示していないことから、半導体チップ領
域３１には、一部の膜３６，３８，３９，４０のみが積
層してあるかに見える。実際には、半導体チップ領域３
１には、前述した膜３５〜４０が所定のパターンで積層
してある。そして、スクライブライン側端部で膜３６，
３８，３９，４０相互間の膜剥がれ等を防止するため
に、上層側に位置する膜の端部が下層側に位置する膜の
端部を覆うように積層してある。

【００１３】層間絶縁膜３６，３８としては、特に限定
されないが、例えば酸化珪素膜、窒化珪素膜、リンドー
プ酸化珪素膜（ＰＳＧ膜）、ボロンドープ酸化珪素膜
（ＢＳＧ）、砒素ドープ酸化珪素膜（ＡｓＳＧ膜）等が
例示される。これらは、例えばＣＶＤ法あるいはプラズ
マＣＶＤ法により成膜される。層間絶縁膜として、どの
ような絶縁膜を用いるかは、半導体装置の種類に応じて
決定される。例えば、ＭＯＳ構造の半導体装置であれ
ば、ＡｓＳＧ，ＢＳＧ，ＰＳＧ等が用いられ、半導体メ
モリであれば、ＢＳＧ，ＰＳＧなどが用いられ、バイポ
ーラ構造の半導体装置であれば、プラズマＣＶＤ法によ
る窒化珪素膜等が用いられる。

【００１４】オーバーコート膜４０としては、特に限定
されないが、層間絶縁膜３６，３８と同様な材質の膜、
あるいはポリイミド系樹脂膜等が用いられる。また、金
属電極膜３７，３９としては、特に限定されないが、ア
ルミニウム製の電極膜等が用いられる。

【００１５】チップ無効領域３２には、半導体チップ領
域３１へ所定のパターンで積層するための各種の機能的
な薄膜３５〜４０が、所定の積層順序でそのまま積層さ
れ、残ることになる。本実施例では、このような薄膜の
内の任意の薄膜が、それより下層側に位置する薄膜のス
クライブライン側端部３５ａ〜３９ａを順次階段状に覆
うように積層してある。

【００１６】このような構造にするためには、図２に示
すような縮小投影露光用のレチクル４２に形成してある
有効ショット最外周ライン４４を、エッチング毎にずら
すようにすれば良い。ずらす幅は、上層膜が下層膜を覆
う幅に相当し、その幅は、特に限定されないが、数μｍ
程度である。レチクル４２は、薄膜３５〜４０を順次所
定のパターンでエッチングするためのものであり、１シ
ョットで４個の半導体チップ領域を露光するようになっ
ている。このレチクル４２に形成してあるライン１６ａ
は、スクライブラインに相当する。また、レチクル４２
の外周は、クロム薄膜から成る遮光膜４６で覆われてい
る。本実施例では、レチクル４２における有効ショット
最外周ライン４４の加工寸法をずらすのみでよいため、
従来に比較して、製造工程が増大することはない。

【００１７】このような半導体ウエハ３０は、スクライ
ブライン１６に沿ってダイシングされることになるが、
薄膜３５〜４０の内の上層側に位置する任意の薄膜が、
それより下層に位置する薄膜のスクライブライン側端部
３５ａ〜３９ａを覆うように積層してあるので、サイド
ウォールが形成されず、これが剥がれてダストになるこ
とがなくなる。また、積層された薄膜のスクライブライ
ン側端部３５ａ〜３９ａでは、上の膜が下の膜の端部を
覆うように積層してあるので、膜相互間で剥がれが生じ
難くなる。したがって、膜剥がれが原因で生じるダスト
の発生を防止することができる。

【００１８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、上述した実施例では、チップ
無効領域３２に位置する機能薄膜の端部１５ａ〜３９ａ
を階段状に覆うように構成したが、これに限定されず、
機能薄膜の内の上層側に位置する任意の機能薄膜が、そ
れより下層に位置する少なくとも一層以上の機能薄膜の
スクライブライン側端部を覆うように積層するように構
成すればどのような構造でもよい。

【００１９】例えば、図３に示すように、スクライブラ
イン１６を基準として、半導体チップ領域３１の端部と
チップ無効領域３２ａの端部とで、一部対称形状になる
ように、機能薄膜３５〜４０を、上の膜が下の膜の端部
を覆うように積層させるようにした半導体ウエハ３０ａ
も本発明の範囲である。また、機能薄膜の積層数は、特
に限定されず、半導体ウエハ上に複数の機能薄膜が積層
されるウエハ全てに本発明を適用することが可能であ
る。

【００２０】

【発明の効果】以上説明してきたように、本発明によれ
ば、チップ無効領域における機能薄膜の内の上層側に位
置する任意の機能薄膜が、それより下層に位置する少な
くとも一層以上の機能薄膜のスクライブライン側端部を
覆うように積層してあるので、サイドウォールが形成さ
れず、これが剥がれてダストになることがなくなる。ま
た、積層された機能薄膜のスクライブライン側端部で
は、上の膜が下の膜の端部を覆うように積層してあるの
で、膜相互間で剥がれが生じ難くなる。したがって、膜
剥がれが原因で生じるダストの発生を防止することがで
きる。結果的に、半導体ウエハから半導体チップを製造
するための歩留まりが向上する。また、本発明の半導体
ウエハを得るためには、例えばレチクルにおける有効シ
ョット最外周ラインの加工寸法をずらすのみでよいた
め、従来に比較して、製造工程が増大することはない。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体ウエハの要部断
面図である。

【図２】レチクルの一例を示す平面図である。

【図３】本発明の他の実施例に係る半導体ウエハの要部
断面図である。

【図４】半導体ウエハの平面図である。

【図５】図４に示すＡ−Ａ線に沿う断面を示し、従来の
半導体ウエハの要部断面図である。

【図６】従来の半導体ウエハの製造過程の一例を示す要
部断面図である。

【符号の説明】

１６…スクライブライン， ３０，３０ａ…半導体ウエ
ハ， ３１…半導体チップ領域， ３２，３２ａ…チップ無効
領域， ３５〜４０…機能薄膜， ３５ａ〜３９ａ…端部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央部表面に複数の半導体チップ領域が
   形成してあり、外周囲表面には、チップ無効領域が形成
   してあり、半導体チップ領域とチップ無効領域とがスク
   ライブラインに沿ってダイシングされる半導体ウエハに
   おいて、 半導体製造プロセスにより上記チップ無効領域の表面に
   形成される各種機能薄膜の内の上層側に位置する任意の
   機能薄膜が、それより下層に位置する少なくとも一層以
   上の機能薄膜のスクライブライン側端部を覆うように積
   層してあることを特徴とする半導体ウエハ。
2. 【請求項２】 上記チップ無効領域の表面に形成される
   各種機能薄膜の内の上層側に位置する機能薄膜が、順次
   下層に位置する機能薄膜のスクライブライン側端部を階
   段状に覆うように積層してあることを特徴とする半導体
   ウエハ。