JPH07122558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07122558A JPH07122558A JP5291162A JP29116293A JPH07122558A JP H07122558 A JPH07122558 A JP H07122558A JP 5291162 A JP5291162 A JP 5291162A JP 29116293 A JP29116293 A JP 29116293A JP H07122558 A JPH07122558 A JP H07122558A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- scribe
- wiring
- semiconductor device
- aluminum wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/435—Cross-sectional shapes or dispositions of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ２層スクライブ配線構造の放熱効果を高める
こと。 【構成】 スクライブ配線として２つのアルミニウム配
線層５、７を半導体基板１上に設け、これらのアルミニ
ウム配線層５、７を共にＰ+ 型不純物拡散層３に直接接
続する。また、アルミニウム配線層５、７をコンタクト
ＣＮＴを介して接続する。
こと。 【構成】 スクライブ配線として２つのアルミニウム配
線層５、７を半導体基板１上に設け、これらのアルミニ
ウム配線層５、７を共にＰ+ 型不純物拡散層３に直接接
続する。また、アルミニウム配線層５、７をコンタクト
ＣＮＴを介して接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、スク
ライブライン領域における配線構造に関する。
ライブライン領域における配線構造に関する。
【０００２】
【従来の技術】半導体装置（チップ）をウエハ上に形成
する際に、半導体装置の境界つまりスクライブライン領
域は配線層等をすべて取り除いていたが、これによる段
差が大きくなると、後工程においてエッチング不良等に
よって歩留り低下する減少がある。このため、スクライ
ブライン領域に層間絶縁層等を残存せしめて上記段差を
解消させている（参照：特開平２−５４５６３号公
報）。また、スクライブライン領域にスクライブ配線を
施し、これを接地電位もしくは基板電位発生回路に接続
し、基板電位を一定に保持することも知られている。
する際に、半導体装置の境界つまりスクライブライン領
域は配線層等をすべて取り除いていたが、これによる段
差が大きくなると、後工程においてエッチング不良等に
よって歩留り低下する減少がある。このため、スクライ
ブライン領域に層間絶縁層等を残存せしめて上記段差を
解消させている（参照：特開平２−５４５６３号公
報）。また、スクライブライン領域にスクライブ配線を
施し、これを接地電位もしくは基板電位発生回路に接続
し、基板電位を一定に保持することも知られている。
【０００３】図６は従来の半導体装置を示す平面図であ
って、スクライブライン領域にスクライブ配線及び層間
絶縁層等を施したものである。すなわち、半導体チップ
１０において、素子形成領域１１の外周にスクライブラ
イン領域１２が設けられ、このスクライブライン領域１
２にスクライブ配線１３が設けられている。このスクラ
イブ配線１３は、図６のＸ部拡大平面図である図７に示
すように、フィールド酸化層２（図８参照）との境界Ｂ
1 、第１の層間絶縁層４（図８参照）との境界Ｂ2 及び
第２の層間絶縁層６（図８参照）との境界Ｂ3 上に延在
している。
って、スクライブライン領域にスクライブ配線及び層間
絶縁層等を施したものである。すなわち、半導体チップ
１０において、素子形成領域１１の外周にスクライブラ
イン領域１２が設けられ、このスクライブライン領域１
２にスクライブ配線１３が設けられている。このスクラ
イブ配線１３は、図６のＸ部拡大平面図である図７に示
すように、フィールド酸化層２（図８参照）との境界Ｂ
1 、第１の層間絶縁層４（図８参照）との境界Ｂ2 及び
第２の層間絶縁層６（図８参照）との境界Ｂ3 上に延在
している。
【０００４】さらに、図７のVIII−VIII線断面を図８を
用いて詳細に説明する。図８において、１はたとえばＰ
型半導体基板であって、これを酸化して素子分離用のフ
ィールド酸化層２を形成してある。３はフィールド酸化
層２をマスクとして半導体基板１内に形成されたＰ+ 型
不純物拡散層である。これらの上に第１の層間絶縁層４
を形成し、これを開孔して図７のスクライブ配線１３と
しての第１のアルミニウム配線層５を形成して不純物拡
散層３及び半導体基板１に電気的に接続する。さらに、
この上に第２の層間絶縁層６を形成し、この第２の層間
絶縁層６のスクライブライン領域に開孔する。
用いて詳細に説明する。図８において、１はたとえばＰ
型半導体基板であって、これを酸化して素子分離用のフ
ィールド酸化層２を形成してある。３はフィールド酸化
層２をマスクとして半導体基板１内に形成されたＰ+ 型
不純物拡散層である。これらの上に第１の層間絶縁層４
を形成し、これを開孔して図７のスクライブ配線１３と
しての第１のアルミニウム配線層５を形成して不純物拡
散層３及び半導体基板１に電気的に接続する。さらに、
この上に第２の層間絶縁層６を形成し、この第２の層間
絶縁層６のスクライブライン領域に開孔する。
【０００５】しかしながら、図８に示す半導体装置にお
いては、第２の層間絶縁層６を形成後、素子形成領域１
１内に必要な第２のアルミニウム配線層（図示せず）が
フォトリソグラフィ及びエッチングによるパターニング
の際に除去できずにスクライブライン領域に７ａとして
残存することがある。この残存層７ａは後工程において
剥がれ、素子形成領域１１の内部回路を短絡させる恐れ
がある（参照：特開平２−５１５６３号公報第５図）。
さらに、スクライブ配線１３（図６）としての第１のア
ルミニウム配線層５を静電保護回路の放電配線として利
用し、この配線を介して静電パルスを放電させて素子形
成領域１１（図６）の内部回路を保護する場合、瞬時に
大電流（たとえばデバイスを帯電させ放電させるモデル
ＣＤＭの場合１ｎｓ以内数Ａ程度）が流れると、放熱構
造を採用していないので、温度が上昇して第１のアルミ
ニウム配線層５は溶断することがある。
いては、第２の層間絶縁層６を形成後、素子形成領域１
１内に必要な第２のアルミニウム配線層（図示せず）が
フォトリソグラフィ及びエッチングによるパターニング
の際に除去できずにスクライブライン領域に７ａとして
残存することがある。この残存層７ａは後工程において
剥がれ、素子形成領域１１の内部回路を短絡させる恐れ
がある（参照：特開平２−５１５６３号公報第５図）。
さらに、スクライブ配線１３（図６）としての第１のア
ルミニウム配線層５を静電保護回路の放電配線として利
用し、この配線を介して静電パルスを放電させて素子形
成領域１１（図６）の内部回路を保護する場合、瞬時に
大電流（たとえばデバイスを帯電させ放電させるモデル
ＣＤＭの場合１ｎｓ以内数Ａ程度）が流れると、放熱構
造を採用していないので、温度が上昇して第１のアルミ
ニウム配線層５は溶断することがある。
【０００６】上述の第２のアルミニウム配線層の残存層
７ａをなくすために、かつ放熱構造を採用するために、
この第２のアルミニウム配線層自体をスクライブライン
領域に残存せしめスクライブ配線を２層にした半導体装
置が知られている（参照：特開平１−９４６２５号公
報）。すなわち、図９に示すように、第２の層間絶縁層
６をスクライブライン領域に残存せしめ、その上の第２
のアルミニウム配線層７をも残存せしめ、第１のアルミ
ニウム配線層５にコンタクトＣＮＴを介して接続せしめ
ている。これにより、スクライブライン領域における段
差もさらに減少する。なお、８はパッシベーション層で
ある。
７ａをなくすために、かつ放熱構造を採用するために、
この第２のアルミニウム配線層自体をスクライブライン
領域に残存せしめスクライブ配線を２層にした半導体装
置が知られている（参照：特開平１−９４６２５号公
報）。すなわち、図９に示すように、第２の層間絶縁層
６をスクライブライン領域に残存せしめ、その上の第２
のアルミニウム配線層７をも残存せしめ、第１のアルミ
ニウム配線層５にコンタクトＣＮＴを介して接続せしめ
ている。これにより、スクライブライン領域における段
差もさらに減少する。なお、８はパッシベーション層で
ある。
【０００７】
【発明が解決しようとする課題】しかしながら、図９に
示す２層放熱スクライブ配線構造を有する半導体装置に
おいても、放熱は不充分であり、この結果、大電流が瞬
時に流れた場合には、スクライブ配線は温度上昇して溶
断するという課題がある。従って、本発明の目的は、放
熱効果を高めた２層スクライブ配線構造を有する半導体
装置を提供することにある。
示す２層放熱スクライブ配線構造を有する半導体装置に
おいても、放熱は不充分であり、この結果、大電流が瞬
時に流れた場合には、スクライブ配線は温度上昇して溶
断するという課題がある。従って、本発明の目的は、放
熱効果を高めた２層スクライブ配線構造を有する半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、２層スクライブ配線構造を有する半導体
装置において、スクライブ配線を構成する２つの金属配
線層を共に半導体基板に直接接続したものである。
めに本発明は、２層スクライブ配線構造を有する半導体
装置において、スクライブ配線を構成する２つの金属配
線層を共に半導体基板に直接接続したものである。
【０００９】
【作用】上述の手段によれば、スクライブ配線の各金属
配線層に生じた熱は半導体基板に放熱される。
配線層に生じた熱は半導体基板に放熱される。
【００１０】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示す平面図である。図１に示すように、スクライブ
配線１３（図６）としての２つのアルミニウム配線層
５、７がコンタクトＣＮＴを介して互いに接続してあ
る。ここで、アルミニウム配線層５の幅はたとえば５μ
ｍ、アルミニウム配線層７の幅はたとえば８μｍであ
り、コンタクトＣＮＴはたとえば１μｍ×１μｍ、中心
間距離はたとえば２μｍである。 図２は図１のII−II
線断面図である。図２に示すように、アルミニウム配線
層５、７は共に半導体基板１のＰ+ 型不純物拡散層３に
直接接続されている。このようにアルミニウム配線層
５、７を半導体基板１に接続することによって熱伝導に
よる放熱効果を高めることが可能である。たとえば、半
導体基板１がシリコンの場合、その熱伝導率は１．５Ｗ
／ｃｍ℃であり、層間絶縁層６の酸化シリコンの熱伝導
率０．０１４Ｗ／ｃｍ℃の１００倍の大きさであること
から、半導体基板１に接続をとることによってアルミニ
ウム配線層７で発生した熱が速やかに放熱されるわけで
ある。さらに、コンタクトＣＮＴを連続して多数設け、
アルミニウム配線層の表面積を増加させることにより、
放射あるいは伝導による放熱効果を高めている。この例
では、第２のアルミニウム配線層７の表面積はコンタク
トＣＮＴを設けることによって約２０％増加している。
例を示す平面図である。図１に示すように、スクライブ
配線１３（図６）としての２つのアルミニウム配線層
５、７がコンタクトＣＮＴを介して互いに接続してあ
る。ここで、アルミニウム配線層５の幅はたとえば５μ
ｍ、アルミニウム配線層７の幅はたとえば８μｍであ
り、コンタクトＣＮＴはたとえば１μｍ×１μｍ、中心
間距離はたとえば２μｍである。 図２は図１のII−II
線断面図である。図２に示すように、アルミニウム配線
層５、７は共に半導体基板１のＰ+ 型不純物拡散層３に
直接接続されている。このようにアルミニウム配線層
５、７を半導体基板１に接続することによって熱伝導に
よる放熱効果を高めることが可能である。たとえば、半
導体基板１がシリコンの場合、その熱伝導率は１．５Ｗ
／ｃｍ℃であり、層間絶縁層６の酸化シリコンの熱伝導
率０．０１４Ｗ／ｃｍ℃の１００倍の大きさであること
から、半導体基板１に接続をとることによってアルミニ
ウム配線層７で発生した熱が速やかに放熱されるわけで
ある。さらに、コンタクトＣＮＴを連続して多数設け、
アルミニウム配線層の表面積を増加させることにより、
放射あるいは伝導による放熱効果を高めている。この例
では、第２のアルミニウム配線層７の表面積はコンタク
トＣＮＴを設けることによって約２０％増加している。
【００１１】次に、図２の半導体装置の製造方法を図
３、図４を参照して説明する。図３の（Ａ）に示すよう
に、Ｐ型半導体基板１を熱酸化してフィールド酸化層２
を形成すると共に、フィールド酸化層２をマスクとして
Ｐ型不純物（たとえばＢ）を導入してＰ+ 型不純物拡散
層３を半導体基板１内に形成する。さらに、ＣＶＤ法を
用いて８０００Å厚さの酸化シリコンにより層間絶縁層
４を全面に形成し、この層間絶縁層４を開孔するために
フォトレジスト層４ａをフォトリソグラフィ法を用いて
形成する。
３、図４を参照して説明する。図３の（Ａ）に示すよう
に、Ｐ型半導体基板１を熱酸化してフィールド酸化層２
を形成すると共に、フィールド酸化層２をマスクとして
Ｐ型不純物（たとえばＢ）を導入してＰ+ 型不純物拡散
層３を半導体基板１内に形成する。さらに、ＣＶＤ法を
用いて８０００Å厚さの酸化シリコンにより層間絶縁層
４を全面に形成し、この層間絶縁層４を開孔するために
フォトレジスト層４ａをフォトリソグラフィ法を用いて
形成する。
【００１２】次に、図３の（Ｂ）に示すように、ドライ
エッチング法を用いて層間絶縁層４を開孔した後にフォ
トレジスト層４ａを除去する。次に、第１のスクライブ
配線としての厚さ５０００Åのアルミニウム配線層５を
スパッタリング法を用いて全面に形成し、このアルミニ
ウム配線層５をパターニングするためにフォトレジスト
層５ａをフォトリソグラフィ法を用いて形成する。
エッチング法を用いて層間絶縁層４を開孔した後にフォ
トレジスト層４ａを除去する。次に、第１のスクライブ
配線としての厚さ５０００Åのアルミニウム配線層５を
スパッタリング法を用いて全面に形成し、このアルミニ
ウム配線層５をパターニングするためにフォトレジスト
層５ａをフォトリソグラフィ法を用いて形成する。
【００１３】次に、図４の（Ａ）に示すように、ドライ
エッチング法を用いてアルミニウム配線層５をパターニ
ングした後にフォトレジスト層５ａを除去する。さら
に、ＣＶＤ法を用いて８０００Å厚さの酸化シリコンに
より層間絶縁層６を全面に形成し、この層間絶縁層６を
開孔するにフォトレジスト層６ａをフォトリソグラフィ
法を用いて形成する。
エッチング法を用いてアルミニウム配線層５をパターニ
ングした後にフォトレジスト層５ａを除去する。さら
に、ＣＶＤ法を用いて８０００Å厚さの酸化シリコンに
より層間絶縁層６を全面に形成し、この層間絶縁層６を
開孔するにフォトレジスト層６ａをフォトリソグラフィ
法を用いて形成する。
【００１４】次に、図４の（Ｂ）に示すように、ドライ
エッチング法を用いて層間絶縁層６を開孔した後にフォ
オトレジスト層６ａを除去する。次に、第２のスクライ
ブ配線としての厚さ１０００Åのアルミニウム配線層７
をスパッタリング法を用いて全面に形成し、このアルミ
ニウム配線層７をパターニングするためにフォトレジス
ト層７ｂをフォトリソグラフィ法を用いて形成する。
エッチング法を用いて層間絶縁層６を開孔した後にフォ
オトレジスト層６ａを除去する。次に、第２のスクライ
ブ配線としての厚さ１０００Åのアルミニウム配線層７
をスパッタリング法を用いて全面に形成し、このアルミ
ニウム配線層７をパターニングするためにフォトレジス
ト層７ｂをフォトリソグラフィ法を用いて形成する。
【００１５】次に、ドライエッチング法を用いてアルミ
ニウム配線層７をパターニングした後に、フォトレジス
ト層７ｂを除去し、さらに、ＣＶＤ法を用いて８０００
Å厚さの窒化シリコンによりパッシベーション層８を全
面に形成する。これにより、図２に示す半導体装置が得
られる。
ニウム配線層７をパターニングした後に、フォトレジス
ト層７ｂを除去し、さらに、ＣＶＤ法を用いて８０００
Å厚さの窒化シリコンによりパッシベーション層８を全
面に形成する。これにより、図２に示す半導体装置が得
られる。
【００１６】図５は本発明に係る半導体装置の第２の実
施例を示し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
線断面図である。第２の実施例では、２つのアルミニウ
ム配線層５、７がＰ型半導体基板１と導電型が異なるＮ
型不純物拡散層３’に直接接続されている点が第１の実
施例と異なる。この場合、半導体基板１の電位を−２．
０Ｖとし、スクライブ配線としてのアルミニウム配線層
５、７の電位を接地電位とすることができる。
施例を示し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
線断面図である。第２の実施例では、２つのアルミニウ
ム配線層５、７がＰ型半導体基板１と導電型が異なるＮ
型不純物拡散層３’に直接接続されている点が第１の実
施例と異なる。この場合、半導体基板１の電位を−２．
０Ｖとし、スクライブ配線としてのアルミニウム配線層
５、７の電位を接地電位とすることができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、ス
クライブ配線の放熱効果を高めることによって、スクラ
イブ配線を静電保護回路の放電配線に利用し、瞬時に大
電流が流れることのようなことがあっても配線の温度が
過度に上昇して溶断することを防ぐことができる。
クライブ配線の放熱効果を高めることによって、スクラ
イブ配線を静電保護回路の放電配線に利用し、瞬時に大
電流が流れることのようなことがあっても配線の温度が
過度に上昇して溶断することを防ぐことができる。
【図１】本発明に係る半導体装置の第１の実施例を示す
平面図である。
平面図である。
【図２】図１のII−II線断面図である。
【図３】図２の製造方法を示す断面図である。
【図４】図２の製造方法を示す断面図である。
【図５】本発明に係る半導体装置の第２の実施例を示
し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図
である。
し、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図
である。
【図６】従来の半導体装置を示す平面図でる。
【図７】図６のＸ部の拡大平面図である。
【図８】図７のVIII−VIII線断面図である。
【図９】他の従来の半導体装置を示す断面図である。
１…Ｐ型半導体基板 ２…フィールド酸化層 ３…Ｐ+ 型不純物拡散層 ３’…Ｎ型不純物拡散層 ４…第１の層間絶縁層 ５…第１のアルミニウム配線層 ６…第２の層間絶縁層 ７…第２のアルミニウム配線層 ８…パッシベーション層 １０…半導体チップ １１…素子形成領域 １２…スクライブライン領域 １３…スクライブ配線 Ｂ1 …フィールド酸化層境界 Ｂ2 …第１の層間絶縁層境界 Ｂ3 …第２の層間絶縁層境界 Ｂ4 …パッシベーション層境界 ＣＮＴ…コンタクト
【手続補正書】
【提出日】平成６年１１月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (3)
- 【請求項１】 ２層スクライブ配線構造を有する半導体
装置において、 前記２層スクライブ配線構造を構成する各金属配線層
（５、７）を前記半導体装置の基板（１）に直接接続せ
しめたことを特徴とする半導体装置。 - 【請求項２】 前記金属配線層間を連続するコンタクト
（ＣＮＴ）により接続した請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板（１）と、 該半導体基板のスクライブライン領域（１３）に設けら
れた不純物拡散層（３、３’）と、 該不純物拡散層にほぼ連続的に接続され、前記半導体基
板上に設けられた第１の金属配線（５）と、 前記不純物拡散層にほぼ連続的に接続されかつ前記第１
の金属配線にほぼ連続的に接続され、該第１の金属配線
上に設けられた第２の金属配線（７）とを具備する半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291162A JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
| US08/323,836 US5559362A (en) | 1993-10-27 | 1994-10-17 | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
| KR1019940027198A KR0174265B1 (ko) | 1993-10-27 | 1994-10-25 | 스크라이브라인 영역안의 기판 및 서로에 연결된 이중 금속배선층들을 갖는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291162A JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122558A true JPH07122558A (ja) | 1995-05-12 |
| JP2755131B2 JP2755131B2 (ja) | 1998-05-20 |
Family
ID=17765253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291162A Expired - Fee Related JP2755131B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559362A (ja) |
| JP (1) | JP2755131B2 (ja) |
| KR (1) | KR0174265B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814887A (en) * | 1996-01-26 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| US6714271B1 (en) | 1999-03-24 | 2004-03-30 | Nec Corporation | Liquid crystal display having an in a pixel electrode along a boundary of differently oriented regions |
| JP2009076782A (ja) * | 2007-09-21 | 2009-04-09 | Sharp Corp | 半導体基板、その製造方法、および半導体チップ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW303982U (en) * | 1996-06-28 | 1997-04-21 | Winbond Electronics Corp | Structure of chip guard ring using contact via |
| TW311242B (en) * | 1996-12-12 | 1997-07-21 | Winbond Electronics Corp | Die seal structure with trench and manufacturing method thereof |
| US5904496A (en) | 1997-01-24 | 1999-05-18 | Chipscale, Inc. | Wafer fabrication of inside-wrapped contacts for electronic devices |
| US5910687A (en) | 1997-01-24 | 1999-06-08 | Chipscale, Inc. | Wafer fabrication of die-bottom contacts for electronic devices |
| JP3098450B2 (ja) * | 1997-04-21 | 2000-10-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5966628A (en) * | 1998-02-13 | 1999-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process design for wafer edge in vlsi |
| EP1020907B1 (en) * | 1999-01-15 | 2010-12-01 | STMicroelectronics Srl | Periphery barrier structure for integrated circuits |
| US6830959B2 (en) * | 2002-01-22 | 2004-12-14 | Fairchild Semiconductor Corporation | Semiconductor die package with semiconductor die having side electrical connection |
| US8643147B2 (en) * | 2007-11-01 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure with improved cracking protection and reduced problems |
| US7906836B2 (en) * | 2008-11-14 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat spreader structures in scribe lines |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125638A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路装置 |
| JPH0541450A (ja) * | 1991-08-06 | 1993-02-19 | Sony Corp | 半導体ウエハ |
| JPH0697165A (ja) * | 1992-09-16 | 1994-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06260554A (ja) * | 1993-03-08 | 1994-09-16 | Seiko Epson Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364078A (en) * | 1978-08-15 | 1982-12-14 | Synertek | Edge barrier of polysilicon and metal for integrated circuit chips |
| US4835592A (en) * | 1986-03-05 | 1989-05-30 | Ixys Corporation | Semiconductor wafer with dice having briding metal structure and method of manufacturing same |
| JPH0656847B2 (ja) * | 1987-10-06 | 1994-07-27 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JPH0254563A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置 |
| JPH02188942A (ja) * | 1989-01-17 | 1990-07-25 | Fujitsu Ltd | 多層配線構造を備えた半導体装置の製造方法 |
| KR930001371A (ko) * | 1991-06-27 | 1993-01-16 | 김광호 | 반도체 제조용 기판 및 그 형성방법 |
| US5391920A (en) * | 1991-07-09 | 1995-02-21 | Yamaha Corporation | Semiconductor device having peripheral metal wiring |
| JPH05267257A (ja) * | 1992-01-30 | 1993-10-15 | Sony Corp | スクライブラインを有する半導体装置 |
| JP3413653B2 (ja) * | 1992-03-10 | 2003-06-03 | ソニー株式会社 | 半導体装置 |
-
1993
- 1993-10-27 JP JP5291162A patent/JP2755131B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-17 US US08/323,836 patent/US5559362A/en not_active Expired - Lifetime
- 1994-10-25 KR KR1019940027198A patent/KR0174265B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125638A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路装置 |
| JPH0541450A (ja) * | 1991-08-06 | 1993-02-19 | Sony Corp | 半導体ウエハ |
| JPH0697165A (ja) * | 1992-09-16 | 1994-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06260554A (ja) * | 1993-03-08 | 1994-09-16 | Seiko Epson Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814887A (en) * | 1996-01-26 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| US6714271B1 (en) | 1999-03-24 | 2004-03-30 | Nec Corporation | Liquid crystal display having an in a pixel electrode along a boundary of differently oriented regions |
| JP2009076782A (ja) * | 2007-09-21 | 2009-04-09 | Sharp Corp | 半導体基板、その製造方法、および半導体チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755131B2 (ja) | 1998-05-20 |
| US5559362A (en) | 1996-09-24 |
| KR0174265B1 (ko) | 1999-04-01 |
| KR950012628A (ko) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4716131A (en) | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film | |
| JPH07122558A (ja) | 半導体装置 | |
| JP2005019452A (ja) | 半導体装置 | |
| EP0681319B1 (en) | Semiconductor device and method of manufacturing the same | |
| CN100380615C (zh) | 阻挡层、加热器芯片、喷墨打印头及降低尖峰的方法 | |
| JP2808616B2 (ja) | 半導体装置の製造方法 | |
| US20080036045A1 (en) | Package-base structure of power semiconductor device and manufacturing process of the same | |
| US6861705B2 (en) | Driver circuits and methods for manufacturing driver circuits | |
| JP3375460B2 (ja) | 半導体装置 | |
| JPS6262056B2 (ja) | ||
| JP3134357B2 (ja) | 半導体装置 | |
| JP2001257317A (ja) | 半導体集積回路装置 | |
| JP2830215B2 (ja) | 電荷転送装置の製造方法 | |
| JP3123948B2 (ja) | 半導体装置 | |
| JP2599349B2 (ja) | 半導体装置 | |
| JP2004342922A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JP3372109B2 (ja) | 半導体装置 | |
| JP3039163B2 (ja) | 半導体装置の製造方法 | |
| JP2559102B2 (ja) | 半導体装置 | |
| JP3038873B2 (ja) | 半導体装置の製造方法 | |
| JPH0547756A (ja) | 半導体装置の製造方法 | |
| US20030160282A1 (en) | Semiconductor device | |
| JPH0744253B2 (ja) | 積層集積回路 | |
| JPH09232516A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100306 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |