JPH0541512A - イメージセンサの製造方法 - Google Patents
イメージセンサの製造方法Info
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- JPH0541512A JPH0541512A JP3196832A JP19683291A JPH0541512A JP H0541512 A JPH0541512 A JP H0541512A JP 3196832 A JP3196832 A JP 3196832A JP 19683291 A JP19683291 A JP 19683291A JP H0541512 A JPH0541512 A JP H0541512A
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Landscapes
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Abstract
(57)【要約】
【目的】 コンタクトビアを所定のサイズに形成できる
ようにすること、およびソース／ドレイン部のコンタク
ト抵抗Ｒcの値の上昇を防止すること。 【構成】 本発明のイメージセンサの製造方法は、セン
サ駆動回路用のpoly-ＳiＴＦＴと、このpoly-ＳiＴＦＴ
上に配置されるとともにコンタクトビアが形成された層
間絶縁膜と、この層間絶縁膜上に配置された受光量検出
用のセンサ部とが絶縁基板上に形成され、前記コンタク
トビアが保護金属で被覆されたイメージセンサの製造方
法において、前記コンタクトビアが形成された後に水素
化処理が行われる。
ようにすること、およびソース／ドレイン部のコンタク
ト抵抗Ｒcの値の上昇を防止すること。 【構成】 本発明のイメージセンサの製造方法は、セン
サ駆動回路用のpoly-ＳiＴＦＴと、このpoly-ＳiＴＦＴ
上に配置されるとともにコンタクトビアが形成された層
間絶縁膜と、この層間絶縁膜上に配置された受光量検出
用のセンサ部とが絶縁基板上に形成され、前記コンタク
トビアが保護金属で被覆されたイメージセンサの製造方
法において、前記コンタクトビアが形成された後に水素
化処理が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、センサ駆動回路用のpo
ly-ＳiＴＦＴと、このpoly-Ｓi ＴＦＴ上に配置されると
ともにコンタクトビアが形成された層間絶縁膜と、この
層間絶縁膜上に配置された受光量検出用のセンサ部とが
絶縁基板上に形成されたイメージセンサの製造方法に関
する。
ly-ＳiＴＦＴと、このpoly-Ｓi ＴＦＴ上に配置されると
ともにコンタクトビアが形成された層間絶縁膜と、この
層間絶縁膜上に配置された受光量検出用のセンサ部とが
絶縁基板上に形成されたイメージセンサの製造方法に関
する。
【０００２】
【従来の技術】近来、前記種類のイメージセンサは、Ｃ
ＣＤに代わってＦＡＸ等の画像読取装置として注目を集
めている。また、駆動回路部も薄膜トランジスタ（ＴＦ
Ｔ）、中でもpoly-Ｓi ＴＦＴ（ポリシリコン薄膜トラ
ンジスタ）で集積化することにより高性能、低コスト化
ができることが、「ＴＦＴ駆動完全密着型イメージセン
サの開発」（１９９０年、第２１回画像光学コンファレ
ンス、Ｐ１１、板垣等）に示されている。
ＣＤに代わってＦＡＸ等の画像読取装置として注目を集
めている。また、駆動回路部も薄膜トランジスタ（ＴＦ
Ｔ）、中でもpoly-Ｓi ＴＦＴ（ポリシリコン薄膜トラ
ンジスタ）で集積化することにより高性能、低コスト化
ができることが、「ＴＦＴ駆動完全密着型イメージセン
サの開発」（１９９０年、第２１回画像光学コンファレ
ンス、Ｐ１１、板垣等）に示されている。
【０００３】図３は従来のイメージセンサの回路図の一
例である。イメージセンサＩmは、絶縁基板（センサ基
板）上に配設された複数の受光素子Ｓi（i＝１，２，
…，ｎ）を有している。前記各受光素子Ｓiは容量成分
を有し、各受光素子Ｓiの受光量に応じて充電される。
シフトレジスタＳＲi（i＝１，２，…）の出力端子から
の出力信号をシグナルバッファＳBi（i＝１，２，手）
で反転させた信号は受光量読出信号としてアナログスイ
ッチＳＷi（i＝１，２，…）のゲートに入力される。そ
して前記各受光素子Ｓiの容量成分に充電された電荷
は、アナログスイッチＳＷi（i＝１，２，…）のゲート
に入力される前記受光量読出信号により電流性パルス信
号として検出され、信号処理回路で電圧信号に変換され
る。この電圧信号は、図示しない画像読取回路のシェー
ディング補正回路等に出力されている。
例である。イメージセンサＩmは、絶縁基板（センサ基
板）上に配設された複数の受光素子Ｓi（i＝１，２，
…，ｎ）を有している。前記各受光素子Ｓiは容量成分
を有し、各受光素子Ｓiの受光量に応じて充電される。
シフトレジスタＳＲi（i＝１，２，…）の出力端子から
の出力信号をシグナルバッファＳBi（i＝１，２，手）
で反転させた信号は受光量読出信号としてアナログスイ
ッチＳＷi（i＝１，２，…）のゲートに入力される。そ
して前記各受光素子Ｓiの容量成分に充電された電荷
は、アナログスイッチＳＷi（i＝１，２，…）のゲート
に入力される前記受光量読出信号により電流性パルス信
号として検出され、信号処理回路で電圧信号に変換され
る。この電圧信号は、図示しない画像読取回路のシェー
ディング補正回路等に出力されている。
【０００４】図４は、従来のイメージセンサの構成説明
図で、絶縁基板０１上に構成したデバイス中のpoly-Ｓi
ＴＦＴとセンサ部の構成を示している。図４におい
て、絶縁基板０１上には、poly-Ｓi 材料製のソース−
ドレイン電極０２が形成されている。前記ソース−ドレ
イン電極０２上にはゲート絶縁膜（ＳiＯ2膜）０３が形
成され、前記ゲート絶縁膜０３上にはゲート電極（poly
-Ｓi）０４が形成されている。前記ゲート電極０４上に
は層間絶縁膜（ＳiＯ2）０５が形成され、前記層間絶縁
膜０５上には、受光量を検出するセンサ部Ｋが配設され
ている。前記センサ部Ｋは、下地電極０６、ａ−Ｓi：
Ｈセンサ層０７、透明電極（ＩＴＯ）０８、層間絶縁膜
（ポリイミド膜）０９から構成されている。ＴＦＴと、
センサ部Ｋとを分離している前記層間絶縁膜０５には、
前記ＴＦＴの各電極０２，０４に連通するコンタクトビ
ア０５aが形成されている。各コンタクトビア０５aと連
通するＴＦＴの各電極０２，０４はＡl（アルミニウ
ム）の配線０１０に接続されている。前記配線０１０お
よびセンサ部Ｋは素子保護膜（ポリイミド膜）０１１に
より被覆されている。
図で、絶縁基板０１上に構成したデバイス中のpoly-Ｓi
ＴＦＴとセンサ部の構成を示している。図４におい
て、絶縁基板０１上には、poly-Ｓi 材料製のソース−
ドレイン電極０２が形成されている。前記ソース−ドレ
イン電極０２上にはゲート絶縁膜（ＳiＯ2膜）０３が形
成され、前記ゲート絶縁膜０３上にはゲート電極（poly
-Ｓi）０４が形成されている。前記ゲート電極０４上に
は層間絶縁膜（ＳiＯ2）０５が形成され、前記層間絶縁
膜０５上には、受光量を検出するセンサ部Ｋが配設され
ている。前記センサ部Ｋは、下地電極０６、ａ−Ｓi：
Ｈセンサ層０７、透明電極（ＩＴＯ）０８、層間絶縁膜
（ポリイミド膜）０９から構成されている。ＴＦＴと、
センサ部Ｋとを分離している前記層間絶縁膜０５には、
前記ＴＦＴの各電極０２，０４に連通するコンタクトビ
ア０５aが形成されている。各コンタクトビア０５aと連
通するＴＦＴの各電極０２，０４はＡl（アルミニウ
ム）の配線０１０に接続されている。前記配線０１０お
よびセンサ部Ｋは素子保護膜（ポリイミド膜）０１１に
より被覆されている。
【０００５】前記図４に示した構成を有するイメージセ
ンサの製造方法は次のようである。なお、図５（Ａ），
（Ｂ）は、前記図４のイメージセンサの製造過程の途中
の状態を示している。 (1) 絶縁基板０１上にpoly-Ｓi ０２を堆積、パターニ
ングする。 (2) ゲート絶縁膜（ＳiＯ2膜）０３をＬＰＣＶＤ法で
形成する。 (3) ゲート電極（poly-Ｓi）０４を堆積、パターニン
グする。 (4) ゲート電極０４をマスクにしてイオン注入によ
り、ソース（Ｓ）、ドレイン（Ｄ）部にリンＰやボロン
Ｂを選択的に打ち込み、ｎ型、ｐ型の各ＴＦＴのソース
Ｓ、ドレインＤとする。 (5) イオン注入後、６００℃の炉アニールで打ち込み
イオンを活性化させる。 (6) ＬＰＣＶＤ法で層間絶縁膜（ＳiＯ2）０５を堆積
する。この段階での製品（イメージセンサの中間製品）
の状態は図５（Ａ）に示されている。 (7) 図５（Ａ）の状態において、poly-Ｓi 中の欠陥準
位を低減するために、水素化処理(水素プラズマ処理)を
行う。 (8) 受光量を検出するセンサ部Ｋの下地電極０６を形
成し、Ｐ−ＣＶＤ法でpin型のａ−Ｓi：Ｈセンサ層０７
を２５０℃で堆積し、透明電極となるＩＴＯ０８をスパ
ッタ法で堆積する。
ンサの製造方法は次のようである。なお、図５（Ａ），
（Ｂ）は、前記図４のイメージセンサの製造過程の途中
の状態を示している。 (1) 絶縁基板０１上にpoly-Ｓi ０２を堆積、パターニ
ングする。 (2) ゲート絶縁膜（ＳiＯ2膜）０３をＬＰＣＶＤ法で
形成する。 (3) ゲート電極（poly-Ｓi）０４を堆積、パターニン
グする。 (4) ゲート電極０４をマスクにしてイオン注入によ
り、ソース（Ｓ）、ドレイン（Ｄ）部にリンＰやボロン
Ｂを選択的に打ち込み、ｎ型、ｐ型の各ＴＦＴのソース
Ｓ、ドレインＤとする。 (5) イオン注入後、６００℃の炉アニールで打ち込み
イオンを活性化させる。 (6) ＬＰＣＶＤ法で層間絶縁膜（ＳiＯ2）０５を堆積
する。この段階での製品（イメージセンサの中間製品）
の状態は図５（Ａ）に示されている。 (7) 図５（Ａ）の状態において、poly-Ｓi 中の欠陥準
位を低減するために、水素化処理(水素プラズマ処理)を
行う。 (8) 受光量を検出するセンサ部Ｋの下地電極０６を形
成し、Ｐ−ＣＶＤ法でpin型のａ−Ｓi：Ｈセンサ層０７
を２５０℃で堆積し、透明電極となるＩＴＯ０８をスパ
ッタ法で堆積する。
【０００６】 (9) レジストをパターニングしてＩＴＯをウエットエ
ッチングでパターニングし、続いてドライエッチングで
ａ−Ｓi：Ｈ層０７をパターニングする。 (10) センサ部Ｋの層間絶縁膜（ポリイミド膜）０９を
形成、パターニングする。 (11) ＴＦＴと、センサ部Ｋとを分離している層間絶縁
膜０５にコンタクトビア０５aをウエットエッチングで
形成し、図５（Ｂ）に示す中間製品を得る。 (12） 図５（Ｂ）の状態の中間製品に、Ａl（アルミニ
ウム）を堆積、パターニングして、配線０１０（図４参
照）する。 (13) 素子保護膜（ポリイミド膜）０１１を形成する。
ッチングでパターニングし、続いてドライエッチングで
ａ−Ｓi：Ｈ層０７をパターニングする。 (10) センサ部Ｋの層間絶縁膜（ポリイミド膜）０９を
形成、パターニングする。 (11) ＴＦＴと、センサ部Ｋとを分離している層間絶縁
膜０５にコンタクトビア０５aをウエットエッチングで
形成し、図５（Ｂ）に示す中間製品を得る。 (12） 図５（Ｂ）の状態の中間製品に、Ａl（アルミニ
ウム）を堆積、パターニングして、配線０１０（図４参
照）する。 (13) 素子保護膜（ポリイミド膜）０１１を形成する。
【０００７】
【発明が解決しようとする課題】前述の従来のイメージ
センサの製造方法では次のような問題点があった。 (1) コンタクトビア形成時にオーバエッチングが起こ
り、ビアサイズが拡大してしまう。このため、デバイス
歩留りが低下したり、微細化が困難になる。 (2) ソース、ドレイン部のコンタクト抵抗Ｒcが１桁以
上大きくなる。このため、デバイスの性能（読取速度）
が低下する。
センサの製造方法では次のような問題点があった。 (1) コンタクトビア形成時にオーバエッチングが起こ
り、ビアサイズが拡大してしまう。このため、デバイス
歩留りが低下したり、微細化が困難になる。 (2) ソース、ドレイン部のコンタクト抵抗Ｒcが１桁以
上大きくなる。このため、デバイスの性能（読取速度）
が低下する。
【０００８】前記従来の問題点が生じる理由について検
討した。水素化処理はpoly-Ｓi 中の欠陥密度を非常に
低減できることは公知のことである。特にpoly-Ｓi Ｔ
ＦＴを形成する際のプロセス最高温度が４００℃〜６０
０℃といった比較的低温である場合は欠陥除去法として
重要である。したがって、安価で大面積のガラス等のよ
うな絶縁性基板にデバイス（イメージセンサ）を作成す
ることを前提とした場合（低温形成の場合）、前記水素
化処理は必須である。しかし、「ポリシリコンＴＦＴの
プラズマ水素化効果」（１９９０年、秋期応用物理学
会、２８ａ−ＳＺＭ−６、上本等）に示されているよう
に、場合によっては、ドーパント（リン（Ｐ）やボロン
（Ｂ））を不活性化させてしまい、poly-Ｓi のドーパ
ント部（ソース、ドレイン部）のシート抵抗（Ｒc）を
増加させてしまうとの報告もある。
討した。水素化処理はpoly-Ｓi 中の欠陥密度を非常に
低減できることは公知のことである。特にpoly-Ｓi Ｔ
ＦＴを形成する際のプロセス最高温度が４００℃〜６０
０℃といった比較的低温である場合は欠陥除去法として
重要である。したがって、安価で大面積のガラス等のよ
うな絶縁性基板にデバイス（イメージセンサ）を作成す
ることを前提とした場合（低温形成の場合）、前記水素
化処理は必須である。しかし、「ポリシリコンＴＦＴの
プラズマ水素化効果」（１９９０年、秋期応用物理学
会、２８ａ−ＳＺＭ−６、上本等）に示されているよう
に、場合によっては、ドーパント（リン（Ｐ）やボロン
（Ｂ））を不活性化させてしまい、poly-Ｓi のドーパ
ント部（ソース、ドレイン部）のシート抵抗（Ｒc）を
増加させてしまうとの報告もある。
【０００９】本発明の発明者の検討によれば、図６に示
すように、レジスト層Ｒを用いてＳiＯ2層をエッチング
する場合、水素化処理が予め施されたＳiＯ2では、その
処理により、ＳiＯ2の表面層のエッチングレートが異常
に速くなり、オーバエッチング（サイドエッチング）が
発生することが分かった。なお、ＲＩＥ（Reactive Ion
Etching）のようなドライエッチング法ではサイドエッ
チングは生じないが、ＳiＯ2とＳiの選択比がとりにく
く、Ｓiが薄くなり、Ｒcが高くなるという別の問題が生
じてしまう。したがってＳiの上にＳiＯ2が直接積層さ
れた状態のものは、ＳiＯ2のみを選択してエッチングす
るのは困難であるので、前記状態でドライエッチングは
採用できない。
すように、レジスト層Ｒを用いてＳiＯ2層をエッチング
する場合、水素化処理が予め施されたＳiＯ2では、その
処理により、ＳiＯ2の表面層のエッチングレートが異常
に速くなり、オーバエッチング（サイドエッチング）が
発生することが分かった。なお、ＲＩＥ（Reactive Ion
Etching）のようなドライエッチング法ではサイドエッ
チングは生じないが、ＳiＯ2とＳiの選択比がとりにく
く、Ｓiが薄くなり、Ｒcが高くなるという別の問題が生
じてしまう。したがってＳiの上にＳiＯ2が直接積層さ
れた状態のものは、ＳiＯ2のみを選択してエッチングす
るのは困難であるので、前記状態でドライエッチングは
採用できない。
【００１０】また、図８に示すように、水素化処理によ
ってpoly-Ｓi の表面層が、ＢＨＦ（バッファード・フ
ッ酸）によるウェットエッチングにより異常に速く除去
されてしまうことが分かった。
ってpoly-Ｓi の表面層が、ＢＨＦ（バッファード・フ
ッ酸）によるウェットエッチングにより異常に速く除去
されてしまうことが分かった。
【００１１】また、図７（Ａ）に示すように、ＳＩＭＳ
によるリン濃度のpoly-Ｓi 深さ方向分布を測定したと
ころ、リンはＳiＯ2中やＳiＯ2／Ｓi界面にpile up（集
まる）し易く、その分、表面層近くにリンの異常に少な
く分布する部分も存在することが分かった。図７（Ａ）
のようにＳiＯ2を開口してから水素化処理を行った場合
は後工程で長時間ＢＨＦにさらされることがないので、
poly-Ｓi 表面層がほとんど除去されないため、Ａlはリ
ン（Ｐ）が高濃度なpoly-Ｓi 表面層とコンタクトでき
る。しかし図７（Ｂ）のようにＳiＯ2堆積後、水素化処
理を行ってから、ＳiＯ2をウェットエッチングする場合
は、エッチング中にエッチング液により、前記poly-Ｓi
表面のリン（Ｐ）高濃度層が除去されてしまう。よっ
て、その場合、Ａlはリンが低濃度となってしまってい
るpoly-Ｓi 表面層とコンタクトするため、コンタクト
抵抗が高くなってしまうのである。
によるリン濃度のpoly-Ｓi 深さ方向分布を測定したと
ころ、リンはＳiＯ2中やＳiＯ2／Ｓi界面にpile up（集
まる）し易く、その分、表面層近くにリンの異常に少な
く分布する部分も存在することが分かった。図７（Ａ）
のようにＳiＯ2を開口してから水素化処理を行った場合
は後工程で長時間ＢＨＦにさらされることがないので、
poly-Ｓi 表面層がほとんど除去されないため、Ａlはリ
ン（Ｐ）が高濃度なpoly-Ｓi 表面層とコンタクトでき
る。しかし図７（Ｂ）のようにＳiＯ2堆積後、水素化処
理を行ってから、ＳiＯ2をウェットエッチングする場合
は、エッチング中にエッチング液により、前記poly-Ｓi
表面のリン（Ｐ）高濃度層が除去されてしまう。よっ
て、その場合、Ａlはリンが低濃度となってしまってい
るpoly-Ｓi 表面層とコンタクトするため、コンタクト
抵抗が高くなってしまうのである。
【００１２】したがって、前記水素化処理を行うタイミ
ングは、製品（イメージセンサ）の品質に大きな影響を
与えることになる。層間絶縁膜ＳiＯ2を堆積する前に水
素化処理を行っておく場合、層間絶縁膜の堆積時の温度
が前記水素化処理温度よりも高くすると、poly-Ｓi 中
に導入した水素が逃げ易いという問題もある。
ングは、製品（イメージセンサ）の品質に大きな影響を
与えることになる。層間絶縁膜ＳiＯ2を堆積する前に水
素化処理を行っておく場合、層間絶縁膜の堆積時の温度
が前記水素化処理温度よりも高くすると、poly-Ｓi 中
に導入した水素が逃げ易いという問題もある。
【００１３】したがって、水素化処理の後に層間絶縁膜
ＳiＯ2を堆積することが考えられるが、その場合、絶縁
膜を水素化処理温度（３５０℃）より低温で形成する必
要がある。また前記層間絶縁膜には、センサ部のａ−Ｓ
i：Ｈをドライエッチングする際にドライエッチ耐性
（エッチングされない性質）が必要である。前記必要性
を満たす絶縁膜としては、ｐ−ＣＶＤ法によって形成さ
れたＳiＯ2がある。ところが、前記ｐ−ＣＶＤ法は、Ｓ
iＯ2膜を堆積する際水素プラズマが発生しており、Ｓi
Ｏ2を堆積しながら疑似的な水素化処理が発生してい
る。このように実質的に水素化処理が行われるｐ−ＣＶ
Ｄ法でＳiＯ2膜を形成した場合、前述の水素化処理が予
め施されたＳiＯ2の場合と同様に、コンタクトビア形成
時にＳiＯ2の表面層のエッチングレートが異常に速くな
り、オーバエッチング（サイドエッチング）が発生す
る。
ＳiＯ2を堆積することが考えられるが、その場合、絶縁
膜を水素化処理温度（３５０℃）より低温で形成する必
要がある。また前記層間絶縁膜には、センサ部のａ−Ｓ
i：Ｈをドライエッチングする際にドライエッチ耐性
（エッチングされない性質）が必要である。前記必要性
を満たす絶縁膜としては、ｐ−ＣＶＤ法によって形成さ
れたＳiＯ2がある。ところが、前記ｐ−ＣＶＤ法は、Ｓ
iＯ2膜を堆積する際水素プラズマが発生しており、Ｓi
Ｏ2を堆積しながら疑似的な水素化処理が発生してい
る。このように実質的に水素化処理が行われるｐ−ＣＶ
Ｄ法でＳiＯ2膜を形成した場合、前述の水素化処理が予
め施されたＳiＯ2の場合と同様に、コンタクトビア形成
時にＳiＯ2の表面層のエッチングレートが異常に速くな
り、オーバエッチング（サイドエッチング）が発生す
る。
【００１４】また、センサ部Ｋを形成し、コンタクトビ
アを開口してから水素化処理を行うと、センサの堆積温
度以上で処理することになるため、センサ特性が劣化し
てしまうという問題が生じる。
アを開口してから水素化処理を行うと、センサの堆積温
度以上で処理することになるため、センサ特性が劣化し
てしまうという問題が生じる。
【００１５】本発明は前述の検討結果に基づいてなされ
たもので、コンタクトビアを所定のサイズに形成できる
ようにすること、および、ソース電極部、ドレイン電極
部のコンタクト抵抗Ｒcの値の上昇を防止することを主
な課題とする。
たもので、コンタクトビアを所定のサイズに形成できる
ようにすること、および、ソース電極部、ドレイン電極
部のコンタクト抵抗Ｒcの値の上昇を防止することを主
な課題とする。
【００１６】
【課題を解決するための手段】次に、前記課題を解決す
るために案出した本発明を説明するが、本発明の要素に
は、後述の実施例の要素との対応を容易にするため、実
施例の要素の符号をカッコで囲んだものを付記してい
る。なお、本発明を後述の実施例の符号と対応させて説
明する理由は、本発明の理解を容易にするためであり、
本発明の範囲を実施例に限定するためではない。前記課
題を解決するために、本発明のイメージセンサの製造方
法は、センサ駆動回路用のpoly-ＳiＴＦＴと、このpoly-
ＳiＴＦＴ上に配置されるとともにコンタクトビア（５
a）が形成された層間絶縁膜（５）と、この層間絶縁膜
（５）上に配置された受光量検出用のセンサ部（Ｋ）と
が絶縁基板（１）上に形成され、前記コンタクトビア
（５a）が保護金属（１６）で被覆されたイメージセン
サの製造方法において、前記コンタクトビア（５a）が
形成された後に水素化処理が行われることを特徴とす
る。
るために案出した本発明を説明するが、本発明の要素に
は、後述の実施例の要素との対応を容易にするため、実
施例の要素の符号をカッコで囲んだものを付記してい
る。なお、本発明を後述の実施例の符号と対応させて説
明する理由は、本発明の理解を容易にするためであり、
本発明の範囲を実施例に限定するためではない。前記課
題を解決するために、本発明のイメージセンサの製造方
法は、センサ駆動回路用のpoly-ＳiＴＦＴと、このpoly-
ＳiＴＦＴ上に配置されるとともにコンタクトビア（５
a）が形成された層間絶縁膜（５）と、この層間絶縁膜
（５）上に配置された受光量検出用のセンサ部（Ｋ）と
が絶縁基板（１）上に形成され、前記コンタクトビア
（５a）が保護金属（１６）で被覆されたイメージセン
サの製造方法において、前記コンタクトビア（５a）が
形成された後に水素化処理が行われることを特徴とす
る。
【００１７】前記本発明において、前記コンタクトビア
（５a）が形成された後に、前記保護金属（１６）と、
前記センサ部（Ｋ）のセンサ下地電極とを同一金属で同
時に形成することができる。
（５a）が形成された後に、前記保護金属（１６）と、
前記センサ部（Ｋ）のセンサ下地電極とを同一金属で同
時に形成することができる。
【００１８】
【作用】前述の構成を備えた本発明のイメージセンサの
製造方法では、前記poly-ＳiＴＦＴ上の層間絶縁膜に形
成されたコンタクトビア（５a）が、水素化処理前に形
成（開口）されているので、ビアサイズが広がらず、歩
留りが低下しない。また、前記コンタクトビア（５a）
が保護金属で被覆されているので、前記層間絶縁膜上の
ａ−Ｓi：Ｈセンサ層をドライエッチングで形成する
際、poly-Ｓi で形成されたソース−ドレイン電極およ
びゲート電極の表面層が影響を受けない。このため、ソ
ース−ドレイン電極のソース部およびドレイン部で良好
なコンタクト抵抗が得られる。また、前記本発明のイメ
ージセンサの製造方法において、コンタクトビア（５
a）を被覆する保護金属（１６）を、前記センサ部
（Ｋ）のセンサ下地電極と同時に形成すれば、工程数が
増加することもない。
製造方法では、前記poly-ＳiＴＦＴ上の層間絶縁膜に形
成されたコンタクトビア（５a）が、水素化処理前に形
成（開口）されているので、ビアサイズが広がらず、歩
留りが低下しない。また、前記コンタクトビア（５a）
が保護金属で被覆されているので、前記層間絶縁膜上の
ａ−Ｓi：Ｈセンサ層をドライエッチングで形成する
際、poly-Ｓi で形成されたソース−ドレイン電極およ
びゲート電極の表面層が影響を受けない。このため、ソ
ース−ドレイン電極のソース部およびドレイン部で良好
なコンタクト抵抗が得られる。また、前記本発明のイメ
ージセンサの製造方法において、コンタクトビア（５
a）を被覆する保護金属（１６）を、前記センサ部
（Ｋ）のセンサ下地電極と同時に形成すれば、工程数が
増加することもない。
【００１９】
【実施例】以下、図１〜２により本発明のイメージセン
サの一実施例を説明する。
サの一実施例を説明する。
【００２０】図１は本発明のイメージセンサの一実施例
の要部断面図、図２（Ａ）〜（Ｄ）は前記図１に示すイ
メージセンサの製造過程の説明図である。図１におい
て、絶縁基板１上には、poly-Ｓi 材料製のチャネル部
に隣接してソース−ドレイン電極２が形成されている。
前記ソース−ドレイン電極２上にはゲート絶縁膜（Ｓi
Ｏ2膜）３が形成され、前記ゲート絶縁膜３上にはゲー
ト電極（poly-Ｓi）４が形成されている。前記ゲート電
極４上には層間絶縁膜（ＳiＯ2）５が形成され、前記層
間絶縁膜５上には、受光量を検出するセンサ部Ｋが形成
されている。前記センサ部Ｋは、下地電極６、ａ−Ｓ
i：Ｈセンサ層７、透明電極（ＩＴＯ）８、層間絶縁膜
（ポリイミド膜）９から構成されている。前記ａ−Ｓ
i：Ｈセンサ層７は、ｎ層７n、ｉ層７i、ｐ層７pから構
成されている。前記層間絶縁膜９には前記透明電極８に
連通するコンタクトビア９aが形成されている。前記Ｔ
ＦＴと、センサ部Ｋとを分離している前記層間絶縁膜５
には、前記ＴＦＴの各電極２，４に連通するコンタクト
ビア５aが形成されている。各コンタクトビア５a内面と
そのコンタクトビア５a内に露出する前記各電極２，４
表面は保護金属１６によって被覆されている。前記保護
金属１６と、前記下地電極６とは同一金属で同一工程で
形成されている。前記ＴＦＴの各電極２，４表面を被覆
する保護金属１６、前記コンタクトビア９a内に露出す
る透明電極８等は、Ａl（アルミニウム）の配線１０に
接続されている。前記配線１０およびセンサ部Ｋは素子
保護膜（ポリイミド膜）１１により被覆されている。
の要部断面図、図２（Ａ）〜（Ｄ）は前記図１に示すイ
メージセンサの製造過程の説明図である。図１におい
て、絶縁基板１上には、poly-Ｓi 材料製のチャネル部
に隣接してソース−ドレイン電極２が形成されている。
前記ソース−ドレイン電極２上にはゲート絶縁膜（Ｓi
Ｏ2膜）３が形成され、前記ゲート絶縁膜３上にはゲー
ト電極（poly-Ｓi）４が形成されている。前記ゲート電
極４上には層間絶縁膜（ＳiＯ2）５が形成され、前記層
間絶縁膜５上には、受光量を検出するセンサ部Ｋが形成
されている。前記センサ部Ｋは、下地電極６、ａ−Ｓ
i：Ｈセンサ層７、透明電極（ＩＴＯ）８、層間絶縁膜
（ポリイミド膜）９から構成されている。前記ａ−Ｓ
i：Ｈセンサ層７は、ｎ層７n、ｉ層７i、ｐ層７pから構
成されている。前記層間絶縁膜９には前記透明電極８に
連通するコンタクトビア９aが形成されている。前記Ｔ
ＦＴと、センサ部Ｋとを分離している前記層間絶縁膜５
には、前記ＴＦＴの各電極２，４に連通するコンタクト
ビア５aが形成されている。各コンタクトビア５a内面と
そのコンタクトビア５a内に露出する前記各電極２，４
表面は保護金属１６によって被覆されている。前記保護
金属１６と、前記下地電極６とは同一金属で同一工程で
形成されている。前記ＴＦＴの各電極２，４表面を被覆
する保護金属１６、前記コンタクトビア９a内に露出す
る透明電極８等は、Ａl（アルミニウム）の配線１０に
接続されている。前記配線１０およびセンサ部Ｋは素子
保護膜（ポリイミド膜）１１により被覆されている。
【００２１】次に前述の構成を備えたイメージセンサの
一実施例の製造方法を説明する。図２（Ａ）において、
石英基板（絶縁基板）１上にＬＰＣＶＤ法によりａ−Ｓ
iを５５０℃、３００ｍｔｏｒで１０００オングストロ
ーム堆積する。これを炉アニールでpoly-Ｓi 化し、島
状にパターニングしてソース−ドレイン電極２を形成す
る。次にＬＰＣＶＤ法によりＳiＯ2を１０００オングス
トローム堆積してゲート絶縁膜３を形成する。次にＬＰ
ＣＶＤ法によりpoly-Ｓi を３０００オングストローム
堆積する。このpoly-Ｓi をパターニングしてゲート電
極４を形成する。
一実施例の製造方法を説明する。図２（Ａ）において、
石英基板（絶縁基板）１上にＬＰＣＶＤ法によりａ−Ｓ
iを５５０℃、３００ｍｔｏｒで１０００オングストロ
ーム堆積する。これを炉アニールでpoly-Ｓi 化し、島
状にパターニングしてソース−ドレイン電極２を形成す
る。次にＬＰＣＶＤ法によりＳiＯ2を１０００オングス
トローム堆積してゲート絶縁膜３を形成する。次にＬＰ
ＣＶＤ法によりpoly-Ｓi を３０００オングストローム
堆積する。このpoly-Ｓi をパターニングしてゲート電
極４を形成する。
【００２２】次に前記ゲート電極４をマスクにしてソー
ス−ドレイン電極４のソース部およびドレイン部に選択
的にリンまたはボロンをイオン注入する。イオン注入の
条件はつぎのとおりである。リン ：１１０keＶ、２×
（１０の１５乗）、ボロン：４０keＶ、２×（１０の１
５乗）、次にＬＰＣＶＤ法により、７０００オングスト
ロームのＳiＯ2を堆積して層間絶縁膜５を形成する。次
に前記層間絶縁膜５をドーパントの活性化のために６０
０℃で炉アニールする。次に、ウェットエッチングで前
記層間絶縁膜５をエッチングしてコンタクトビア５aを
形成する。なお、紙面の都合上、コンタクトビア５aの
形状が縦ｄがに示されているが、実際のコンタクトビア
５aの形状は、例えば深さ約（０.８μｍ）に対して直径
約（５.０μｍ）であり、直径の方が深さの約６倍程度
大きい。次に水素化処理を５５０Ｗで８時間行った。前
記図２（Ａ）は、以上の工程を終了した状態である。
ス−ドレイン電極４のソース部およびドレイン部に選択
的にリンまたはボロンをイオン注入する。イオン注入の
条件はつぎのとおりである。リン ：１１０keＶ、２×
（１０の１５乗）、ボロン：４０keＶ、２×（１０の１
５乗）、次にＬＰＣＶＤ法により、７０００オングスト
ロームのＳiＯ2を堆積して層間絶縁膜５を形成する。次
に前記層間絶縁膜５をドーパントの活性化のために６０
０℃で炉アニールする。次に、ウェットエッチングで前
記層間絶縁膜５をエッチングしてコンタクトビア５aを
形成する。なお、紙面の都合上、コンタクトビア５aの
形状が縦ｄがに示されているが、実際のコンタクトビア
５aの形状は、例えば深さ約（０.８μｍ）に対して直径
約（５.０μｍ）であり、直径の方が深さの約６倍程度
大きい。次に水素化処理を５５０Ｗで８時間行った。前
記図２（Ａ）は、以上の工程を終了した状態である。
【００２３】図２（Ｂ）において、前記層間絶縁膜５表
面にコスパッタ（Co−sputter）法によりＣr（０.６）
Ｍo（０.４）を１５０℃で１５００オングストローム堆
積した。これをパターニングしてセンサ下地電極６を形
成するとともに、同時に、前記コンタクトビア５aを被
覆する保護金属１６を形成する。前記図２（Ｂ）は、以
上の工程を終了した状態である。
面にコスパッタ（Co−sputter）法によりＣr（０.６）
Ｍo（０.４）を１５０℃で１５００オングストローム堆
積した。これをパターニングしてセンサ下地電極６を形
成するとともに、同時に、前記コンタクトビア５aを被
覆する保護金属１６を形成する。前記図２（Ｂ）は、以
上の工程を終了した状態である。
【００２４】次に図２（Ｃ）において、Ｐ−ＣＶＤ法で
pin型のａ−Ｓi：Ｈセンサ層７を２５０℃でガス圧０.
２ｔｏｒｒ、３０ｍＷのパワーで堆積した。前記ａ−Ｓ
i：Ｈセンサ層７は、下から順にｎ層、ｉ層、ｐ層から
形成されておいる。前記ｎ層は厚さ５００オングストロ
ームのＳiＨ4＋ＰＨ3（１％）、ｉ層は厚さ８０００オ
ングストロームのＳiＨ4（１００％）、ｐ層は厚さ１０
０オングストロームのＳiＨ4＋Ｂ2Ｈ6（１％）、であ
る。
pin型のａ−Ｓi：Ｈセンサ層７を２５０℃でガス圧０.
２ｔｏｒｒ、３０ｍＷのパワーで堆積した。前記ａ−Ｓ
i：Ｈセンサ層７は、下から順にｎ層、ｉ層、ｐ層から
形成されておいる。前記ｎ層は厚さ５００オングストロ
ームのＳiＨ4＋ＰＨ3（１％）、ｉ層は厚さ８０００オ
ングストロームのＳiＨ4（１００％）、ｐ層は厚さ１０
０オングストロームのＳiＨ4＋Ｂ2Ｈ6（１％）、であ
る。
【００２５】次に、スパッタ法により、透明電極となる
ＩＴＯ８を室温で６００オングストローム堆積する。次
にレジストを形成してからパターニングし、ＩＴＯ８を
ウエットエッチングで、続いてａ−Ｓi：Ｈセンサ層７
をドライエッチングで加工する。前記ドライエッチング
の条件は、ガス圧０.２ｔｏｒｒ、ＲＦパワー１.０ｋ
Ｗ、ＳＦ6＝２００ＳＣＣＭ、フロン（115）＝２００Ｓ
ＣＣＭである。前記符号６，７，８で示される構成要素
からセンサ部Ｋが構成される。前記図２（Ｃ）は、以上
の工程を終了した状態である。
ＩＴＯ８を室温で６００オングストローム堆積する。次
にレジストを形成してからパターニングし、ＩＴＯ８を
ウエットエッチングで、続いてａ−Ｓi：Ｈセンサ層７
をドライエッチングで加工する。前記ドライエッチング
の条件は、ガス圧０.２ｔｏｒｒ、ＲＦパワー１.０ｋ
Ｗ、ＳＦ6＝２００ＳＣＣＭ、フロン（115）＝２００Ｓ
ＣＣＭである。前記符号６，７，８で示される構成要素
からセンサ部Ｋが構成される。前記図２（Ｃ）は、以上
の工程を終了した状態である。
【００２６】次に図２（Ｄ）において、ボリイミド膜を
１.２μｍ厚に形成後パターニングして層間絶縁膜９を
形成する。次にスパッタ法により１５０℃、５００オン
グストロームのＭo、１.５μｍ厚のＡlＣu（２％）を連
続堆積し、パターニングして、配線部１０を形成する。
最後に、ポリイミド膜１.２μ厚を形成後パターニング
して、保護膜１１を形成すると、前記図１に示す構造を
備えたイメージセンサＩmが完成する。
１.２μｍ厚に形成後パターニングして層間絶縁膜９を
形成する。次にスパッタ法により１５０℃、５００オン
グストロームのＭo、１.５μｍ厚のＡlＣu（２％）を連
続堆積し、パターニングして、配線部１０を形成する。
最後に、ポリイミド膜１.２μ厚を形成後パターニング
して、保護膜１１を形成すると、前記図１に示す構造を
備えたイメージセンサＩmが完成する。
【００２７】次に、前記図１、図２で説明したイメージ
センサの実施例およびその製造方法の作用を説明する。
前記実施例では、ソース−ドレイン電極２およびゲート
電極４の表面層に連通するコンタクトビア５aが保護金
属１６で被覆された後に、前記ａ−Ｓi：Ｈセンサ層７
をドライエッチングで形成しているので、poly-Ｓi で
形成されたソース−ドレイン電極２およびゲート電極４
の表面層が影響を受けない。このため、ソース−ドレイ
ン電極２のソース部およびドレイン部で良好なコンタク
ト抵抗が得られる。例えば、５μｍ角ビアで従来ｎ型で
２００から２ｋΩ、ｐ型で同程度であったコンタクト抵
抗が、本実施例ではｎ型で５０Ω、ｐ型で３０Ω程度と
良好であった。
センサの実施例およびその製造方法の作用を説明する。
前記実施例では、ソース−ドレイン電極２およびゲート
電極４の表面層に連通するコンタクトビア５aが保護金
属１６で被覆された後に、前記ａ−Ｓi：Ｈセンサ層７
をドライエッチングで形成しているので、poly-Ｓi で
形成されたソース−ドレイン電極２およびゲート電極４
の表面層が影響を受けない。このため、ソース−ドレイ
ン電極２のソース部およびドレイン部で良好なコンタク
ト抵抗が得られる。例えば、５μｍ角ビアで従来ｎ型で
２００から２ｋΩ、ｐ型で同程度であったコンタクト抵
抗が、本実施例ではｎ型で５０Ω、ｐ型で３０Ω程度と
良好であった。
【００２８】以上、本発明によるイメージセンサの実施
例を詳述したが、本発明は、前記実施例に限定されるも
のではなく、特許請求の範囲に記載された本発明を逸脱
することなく、種々の設計変更を行うことが可能であ
る。
例を詳述したが、本発明は、前記実施例に限定されるも
のではなく、特許請求の範囲に記載された本発明を逸脱
することなく、種々の設計変更を行うことが可能であ
る。
【００２９】たとえば、前記コンタクトビア５aを被覆
する保護金属１６の材料は、センサ下地電極６と異なる
材料を使用することが可能である。その場合前記材料と
して金属と、その表面を被覆し且つ開口部が形成された
絶縁物とを組み合わせて使用することも可能である。ま
た、層間絶縁膜５，９は、ＬＰＣＶＤ法以外の堆積法、
例えば、ｐ−ＣＶＤ法、ＡＰＣＶＤ法、ＥＣＲ−ＣＶＤ
法で堆積されたＳiＯ2膜、ＳiＮx膜、ＳiＯxＮy膜、あ
るいはそれらの組み合わせ層で構成することができる。
さらに、ａ−Ｓi：Ｈセンサ層７は、pin型だけでなく、
ｉ（intrinsic）−ａ−Ｓi：Ｈ（ショットキー型）とす
ることも可能である。
する保護金属１６の材料は、センサ下地電極６と異なる
材料を使用することが可能である。その場合前記材料と
して金属と、その表面を被覆し且つ開口部が形成された
絶縁物とを組み合わせて使用することも可能である。ま
た、層間絶縁膜５，９は、ＬＰＣＶＤ法以外の堆積法、
例えば、ｐ−ＣＶＤ法、ＡＰＣＶＤ法、ＥＣＲ−ＣＶＤ
法で堆積されたＳiＯ2膜、ＳiＮx膜、ＳiＯxＮy膜、あ
るいはそれらの組み合わせ層で構成することができる。
さらに、ａ−Ｓi：Ｈセンサ層７は、pin型だけでなく、
ｉ（intrinsic）−ａ−Ｓi：Ｈ（ショットキー型）とす
ることも可能である。
【００３０】
【発明の効果】前述の本発明のイメージセンサは、コン
タクトビア５aが、水素化処理前に形成（開口）されて
いるので、ビアサイズが広がらず、歩留りが低下しな
い。また、コンタクトビアが保護金属で被覆されている
ので、センサ部のａ−Ｓi：Ｈセンサ層をドライエッチ
ングで形成する際、poly-Ｓi で形成されたソース−ド
レイン電極およびゲート電極の表面層が影響を受けな
い。このため、ソース−ドレイン電極のソース部および
ドレイン部で良好なコンタクト抵抗が得られる。
タクトビア５aが、水素化処理前に形成（開口）されて
いるので、ビアサイズが広がらず、歩留りが低下しな
い。また、コンタクトビアが保護金属で被覆されている
ので、センサ部のａ−Ｓi：Ｈセンサ層をドライエッチ
ングで形成する際、poly-Ｓi で形成されたソース−ド
レイン電極およびゲート電極の表面層が影響を受けな
い。このため、ソース−ドレイン電極のソース部および
ドレイン部で良好なコンタクト抵抗が得られる。
【図１】 本発明のイメージセンサの一実施例の要部の
構造説明図である。
構造説明図である。
【図２】 同実施例の製造方法の説明図である。
【図３】 従来のイメージセンサの回路説明図である。
【図４】 従来のイメージセンサの要部の構造説明図で
ある。
ある。
【図５】 前記図４に示す従来のイメージセンサの製造
方法の説明図である。
方法の説明図である。
【図６】 従来のイメージセンサを製造する際のエッチ
ング工程時の作用説明図である。
ング工程時の作用説明図である。
【図７】 ドーパント分布とpoly-Ｓi／Ａlコンタクト
界面位置との関係を示す図で、poly-Ｓi製電極のコンタ
クト抵抗の、前記水素化処理による影響の説明図であ
る。
界面位置との関係を示す図で、poly-Ｓi製電極のコンタ
クト抵抗の、前記水素化処理による影響の説明図であ
る。
【図８】 poly-Ｓi のＢＨＦエッチング速度の、水素
化処理依存性を示す図である。
化処理依存性を示す図である。
Ｋ…受光量検出用のセンサ部、１…絶縁基板、５…層間
絶縁膜、５a…コンタクトビア、６…センサ下地電極、
１６…保護金属、
絶縁膜、５a…コンタクトビア、６…センサ下地電極、
１６…保護金属、
Claims (1)
- 【請求項１】 センサ駆動回路用のpoly-ＳiＴＦＴと、
このpoly-ＳiＴＦＴ上に配置されるとともにコンタクト
ビアが形成された層間絶縁膜と、この層間絶縁膜上に配
置された受光量検出用のセンサ部とが絶縁基板上に形成
され、前記コンタクトビアが保護金属で被覆されたイメ
ージセンサの製造方法において、前記コンタクトビアが
形成された後に水素化処理が行われることを特徴とする
メージセンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196832A JPH0541512A (ja) | 1991-08-06 | 1991-08-06 | イメージセンサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196832A JPH0541512A (ja) | 1991-08-06 | 1991-08-06 | イメージセンサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541512A true JPH0541512A (ja) | 1993-02-19 |
Family
ID=16364413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196832A Pending JPH0541512A (ja) | 1991-08-06 | 1991-08-06 | イメージセンサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541512A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275806A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
| JPH06275808A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
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