JPH0541659A - 記憶素子を用いた計数回路 - Google Patents
記憶素子を用いた計数回路Info
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- JPH0541659A JPH0541659A JP19626991A JP19626991A JPH0541659A JP H0541659 A JPH0541659 A JP H0541659A JP 19626991 A JP19626991 A JP 19626991A JP 19626991 A JP19626991 A JP 19626991A JP H0541659 A JPH0541659 A JP H0541659A
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Abstract
(57)【要約】
【目的】 回路構成簡単にして、しかも回路構成の変更
を伴うことなく容易にＮ（Ｎ：２以上の整数）進計数動
作を行うこと。 【構成】 記憶素子１に多種類の計数動作対応の計数遷
移状態データ群を予め記憶せしめておき、記憶素子１に
計数動作制御信号４を上位側アドレスとして入力せしめ
ることで、ある１つの計数遷移状態データ群を選択的に
順次読み出し可能としたものである。即ち、ラッチ２を
介し順次読み出される計数遷移状態データを下位アドレ
スとして記憶素子１に作用せしめ、読出アドレスを順次
更新する場合は、所望の計数遷移状態データが順次得ら
れるものである。
を伴うことなく容易にＮ（Ｎ：２以上の整数）進計数動
作を行うこと。 【構成】 記憶素子１に多種類の計数動作対応の計数遷
移状態データ群を予め記憶せしめておき、記憶素子１に
計数動作制御信号４を上位側アドレスとして入力せしめ
ることで、ある１つの計数遷移状態データ群を選択的に
順次読み出し可能としたものである。即ち、ラッチ２を
介し順次読み出される計数遷移状態データを下位アドレ
スとして記憶素子１に作用せしめ、読出アドレスを順次
更新する場合は、所望の計数遷移状態データが順次得ら
れるものである。
Description
【０００１】
【産業上の利用分野】本発明は、外部より任意にＮ進計
数動作が指定された場合に、回路構成簡単にして、しか
も回路構成の変更を伴うことなく容易にＮ進計数動作が
行われるように構成された、記憶素子を用いた計数回路
に関するものである。
数動作が指定された場合に、回路構成簡単にして、しか
も回路構成の変更を伴うことなく容易にＮ進計数動作が
行われるように構成された、記憶素子を用いた計数回路
に関するものである。
【０００２】
【従来の技術】計数回路（カウンタ）の構成方法に関し
ては、これ迄に、例えば「詳解・ディジタルＩＣ回路
(上)」（株式会社 ラジオ技術社 昭和５７年４月１日
発行、頁１４３〜１４９）に記載されているように、各
種の計数回路の原理的構成方法が示されている。
ては、これ迄に、例えば「詳解・ディジタルＩＣ回路
(上)」（株式会社 ラジオ技術社 昭和５７年４月１日
発行、頁１４３〜１４９）に記載されているように、各
種の計数回路の原理的構成方法が示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、これ迄
に固定的な計数動作を行う計数回路や、外部からの計数
動作指定制御により何種類かの計数動作を行う計数回路
は考えられているが、多種類の計数動作を行う計数回路
は考えられておらず、たとえ、考えられているにしても
計数回路そのものの周辺に計数動作制御のための各種ゲ
ートを具備せしめる必要があり、その構成の複雑化は避
けられないものとなっている。
に固定的な計数動作を行う計数回路や、外部からの計数
動作指定制御により何種類かの計数動作を行う計数回路
は考えられているが、多種類の計数動作を行う計数回路
は考えられておらず、たとえ、考えられているにしても
計数回路そのものの周辺に計数動作制御のための各種ゲ
ートを具備せしめる必要があり、その構成の複雑化は避
けられないものとなっている。
【０００４】本発明の目的は、外部より任意にＮ進計数
動作が指定された場合に、回路構成簡単にして、しかも
回路構成の変更を伴うことなく容易にＮ進計数動作を行
い得る、記憶素子を用いた計数回路を供するにある。
動作が指定された場合に、回路構成簡単にして、しかも
回路構成の変更を伴うことなく容易にＮ進計数動作を行
い得る、記憶素子を用いた計数回路を供するにある。
【０００５】
【課題を解決するための手段】上記目的は、任意のＮ進
計数回路として動作するための計数遷移状態データ群が
所定アドレス順に予め記憶されている記憶素子に対し、
記憶素子外部よりＮ進計数回路としての動作を設定する
ための計数動作制御信号が上位側アドレス信号として入
力される一方では、その記憶素子より読み出される計数
遷移状態データは一定周期でラッチにラッチせしめられ
た上、下位側アドレス信号として上記記憶素子にフィー
ドバックせしめることで達成される。
計数回路として動作するための計数遷移状態データ群が
所定アドレス順に予め記憶されている記憶素子に対し、
記憶素子外部よりＮ進計数回路としての動作を設定する
ための計数動作制御信号が上位側アドレス信号として入
力される一方では、その記憶素子より読み出される計数
遷移状態データは一定周期でラッチにラッチせしめられ
た上、下位側アドレス信号として上記記憶素子にフィー
ドバックせしめることで達成される。
【０００６】
【作用】容量大の記憶素子に多種類の計数動作対応の計
数遷移状態データ群を予め記憶せしめておき、記憶素子
に計数動作制御信号を上位側アドレスとして入力せしめ
ることで、ある１つの計数遷移状態データ群を選択的に
順次読み出し可能としたものである。即ち、ラッチを介
し順次読み出される計数遷移状態データを下位アドレス
信号として記憶素子に作用せしめ、読み出しアドレスを
順次更新する場合は、所望の計数遷移状態データが順次
得られるものである。
数遷移状態データ群を予め記憶せしめておき、記憶素子
に計数動作制御信号を上位側アドレスとして入力せしめ
ることで、ある１つの計数遷移状態データ群を選択的に
順次読み出し可能としたものである。即ち、ラッチを介
し順次読み出される計数遷移状態データを下位アドレス
信号として記憶素子に作用せしめ、読み出しアドレスを
順次更新する場合は、所望の計数遷移状態データが順次
得られるものである。
【０００７】
【実施例】以下、本発明を図１，図２により説明する。
先ず本発明による記憶素子を用いた計数回路について説
明すれば、図１はその概要構成を示したものである。こ
れによる場合、その計数回路は容量大の記憶素子（具体
的にはＲＯＭ、あるいはＲＡＭとして構成）１と、一時
記憶手段としてのラッチ２とから構成されたものとなっ
ている。記憶素子１から計数遷移状態データを順次読み
出すための読出アドレスは、外部からの計数動作制御信
号４を上位アドレスとして、また、その下位アドレスは
記憶素子１からの読出データ５を一時記憶するためのラ
ッチ出力６とされたものとなっている。したがって、一
定周期のラッチ信号３によってラッチ２に記憶素子１か
らの読出データ５がラッチされる度に、記憶素子１への
読出アドレスは順次に、しかもサイクリックに更新され
得るものである。この結果として所望のＮ進計数動作が
行われるものである。
先ず本発明による記憶素子を用いた計数回路について説
明すれば、図１はその概要構成を示したものである。こ
れによる場合、その計数回路は容量大の記憶素子（具体
的にはＲＯＭ、あるいはＲＡＭとして構成）１と、一時
記憶手段としてのラッチ２とから構成されたものとなっ
ている。記憶素子１から計数遷移状態データを順次読み
出すための読出アドレスは、外部からの計数動作制御信
号４を上位アドレスとして、また、その下位アドレスは
記憶素子１からの読出データ５を一時記憶するためのラ
ッチ出力６とされたものとなっている。したがって、一
定周期のラッチ信号３によってラッチ２に記憶素子１か
らの読出データ５がラッチされる度に、記憶素子１への
読出アドレスは順次に、しかもサイクリックに更新され
得るものである。この結果として所望のＮ進計数動作が
行われるものである。
【０００８】より具体的に説明すれば、図２は記憶素子
１におけるメモリマップの一部を示したものである。例
えば計数動作制御信号４が“０２”が上位アドレスとし
て、１２進計数動作を指定している場合を想定すれば、
“０２００”〜“０２１１”までのアドレスには図示の
如くに計数遷移状態データが予め格納されたものとなっ
ている。さて、初期状態ではラッチ出力６は「００」の
状態にあることから、先ず“０２００”が記憶素子１に
読出アドレスとして作用する結果、記憶素子１からは
「０１」が読出データ５として得られるものとなってい
る。この「０１」はやがてラッチ２にラッチされること
によって、読出アドレスは“０２０１”に更新されるも
のである。読出アドレスが“０２０１”に更新された場
合には、ラッチ２には読出データ５として「０２」がラ
ッチされる、といった具合に読出アドレスが“０２０
０”〜“０２１１”の範囲内で順次に、しかもサイクリ
ックに更新されるるようにすれば、容易に１２進計数動
作が行われるものである。
１におけるメモリマップの一部を示したものである。例
えば計数動作制御信号４が“０２”が上位アドレスとし
て、１２進計数動作を指定している場合を想定すれば、
“０２００”〜“０２１１”までのアドレスには図示の
如くに計数遷移状態データが予め格納されたものとなっ
ている。さて、初期状態ではラッチ出力６は「００」の
状態にあることから、先ず“０２００”が記憶素子１に
読出アドレスとして作用する結果、記憶素子１からは
「０１」が読出データ５として得られるものとなってい
る。この「０１」はやがてラッチ２にラッチされること
によって、読出アドレスは“０２０１”に更新されるも
のである。読出アドレスが“０２０１”に更新された場
合には、ラッチ２には読出データ５として「０２」がラ
ッチされる、といった具合に読出アドレスが“０２０
０”〜“０２１１”の範囲内で順次に、しかもサイクリ
ックに更新されるるようにすれば、容易に１２進計数動
作が行われるものである。
【０００９】以上の具体例からも判るように、必要とさ
れる計数動作対応の計数遷移状態データ群を記憶素子１
内に所定アドレス順に記憶せしめておけば、外部からの
計数動作制御信号４の設定如何によって、所望の計数動
作が行われ得るものである。
れる計数動作対応の計数遷移状態データ群を記憶素子１
内に所定アドレス順に記憶せしめておけば、外部からの
計数動作制御信号４の設定如何によって、所望の計数動
作が行われ得るものである。
【００１０】
【発明の効果】以上、説明したように、請求項１によれ
ば、外部より任意にＮ進計数動作が指定された場合に、
回路構成簡単にして、しかも回路構成の変更を伴うこと
なく容易にＮ進計数動作を行い得ることになる。
ば、外部より任意にＮ進計数動作が指定された場合に、
回路構成簡単にして、しかも回路構成の変更を伴うこと
なく容易にＮ進計数動作を行い得ることになる。
【図１】図１は、本発明による記憶素子を用いた計数回
路の構成を示す図
路の構成を示す図
【図２】図２は、その記憶素子内メモリマップの一例で
のデータ格納状態を示す図
のデータ格納状態を示す図
１…記憶素子、２…ラッチ
Claims (1)
- 【請求項１】 任意のＮ（Ｎ：２以上の整数、以下、同
様）進計数回路として動作するための計数遷移状態デー
タ群が所定アドレス順に予め記憶されている記憶素子に
対し、該記憶素子外部よりＮ進計数回路としての動作を
設定するための計数動作制御信号が上位側アドレス信号
として可変に入力される一方では、上記記憶素子より読
み出される計数遷移状態データは一定周期でラッチにラ
ッチせしめられた上、下位側アドレス信号として上記記
憶素子にフィードバックされる構成の、記憶素子を用い
た計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626991A JPH0541659A (ja) | 1991-08-06 | 1991-08-06 | 記憶素子を用いた計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626991A JPH0541659A (ja) | 1991-08-06 | 1991-08-06 | 記憶素子を用いた計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541659A true JPH0541659A (ja) | 1993-02-19 |
Family
ID=16354998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19626991A Pending JPH0541659A (ja) | 1991-08-06 | 1991-08-06 | 記憶素子を用いた計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541659A (ja) |
-
1991
- 1991-08-06 JP JP19626991A patent/JPH0541659A/ja active Pending
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