JPH06132812A - カウンタ - Google Patents
カウンタInfo
- Publication number
- JPH06132812A JPH06132812A JP27711792A JP27711792A JPH06132812A JP H06132812 A JPH06132812 A JP H06132812A JP 27711792 A JP27711792 A JP 27711792A JP 27711792 A JP27711792 A JP 27711792A JP H06132812 A JPH06132812 A JP H06132812A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- memory
- itself
- various
- counter itself
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】
【目的】 カウンタ自体での基本的動作を積極的に、し
かも容易に制御する一方、そのメモリより外部回路への
各種タイミング信号を容易に発生すること。 【構成】 カウンタ10自体からのカウント値を読出しア
ドレスとして、メモリ20からは記憶データが順次読み出
されるようにするが、これら記憶データ各々より直接カ
ウンタ10自体に対する各種カウント動作制御信号、外部
回路への各種タイミング信号が得られる場合には、所期
の目的が容易が達成され得るものである。
かも容易に制御する一方、そのメモリより外部回路への
各種タイミング信号を容易に発生すること。 【構成】 カウンタ10自体からのカウント値を読出しア
ドレスとして、メモリ20からは記憶データが順次読み出
されるようにするが、これら記憶データ各々より直接カ
ウンタ10自体に対する各種カウント動作制御信号、外部
回路への各種タイミング信号が得られる場合には、所期
の目的が容易が達成され得るものである。
Description
【０００１】
【産業上の利用分野】本発明は、外部からのクロック入
力にもとづきカウント動作が行われているカウンタ自体
からのカウント値を読出しアドレスとして、メモリより
記憶データを読み出した上、この記憶データよりカウン
タ自体への各種カウント動作制御信号、外部回路への各
種タイミング信号がそれぞれ発生されるべく構成されて
なるカウンタに関するものである。
力にもとづきカウント動作が行われているカウンタ自体
からのカウント値を読出しアドレスとして、メモリより
記憶データを読み出した上、この記憶データよりカウン
タ自体への各種カウント動作制御信号、外部回路への各
種タイミング信号がそれぞれ発生されるべく構成されて
なるカウンタに関するものである。
【０００２】
【従来の技術】これまでのカウンタ一般においては、専
ら、フリップフロップが単にカスケード接続されている
か、あるいは所望進のカウンタとして動作させるべく、
それらフリップフロップ周辺にカウント動作をフィード
バック制御するための各種路倫理素子が配置されている
だけであるから、そのカウント動作はいきおい固定的な
ものとなっている。したがって、必要に応じてそのカウ
ント動作を様々に変更するには、その変更は融通性を以
て容易に行い得ないものとなっているのが実情である。
なお、この種の技術に関するものとしては、例えば特開
平２−１９２２２５号公報が挙げられる。これによる場
合、カウンタ自体とメモリとを組合せることによって、
いわゆる可逆カウント動作等、メモリに所定のデータを
予め記憶せしめておくことによって、カウンタ自体に所
望のカウント動作を行わしめることが可能となってい
る。
ら、フリップフロップが単にカスケード接続されている
か、あるいは所望進のカウンタとして動作させるべく、
それらフリップフロップ周辺にカウント動作をフィード
バック制御するための各種路倫理素子が配置されている
だけであるから、そのカウント動作はいきおい固定的な
ものとなっている。したがって、必要に応じてそのカウ
ント動作を様々に変更するには、その変更は融通性を以
て容易に行い得ないものとなっているのが実情である。
なお、この種の技術に関するものとしては、例えば特開
平２−１９２２２５号公報が挙げられる。これによる場
合、カウンタ自体とメモリとを組合せることによって、
いわゆる可逆カウント動作等、メモリに所定のデータを
予め記憶せしめておくことによって、カウンタ自体に所
望のカウント動作を行わしめることが可能となってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記公
報による場合には、メモリへのデータの記憶如何によっ
て、カウンタでのカウント動作態様とそのカウント動作
上での周期が制御されていることから、Ｎの値が大とさ
れたＮ進カウンタは容易には得られないものとなってい
る。即ち、上記公報でのカウンタにおいては、カウント
動作態様の制御は行われているものの、メモリによるカ
ウンタ自体の制御、即ち、所期設定（リセットやプリセ
ット（ロード）を含む）やカウントイネーブル、周期設
定等、カウント動作上での基本的な動作制御については
何等積極的には行われていないばかりか、外部回路への
各種タイミング信号の発生についても何等考慮されてい
ないものとなっている。本発明の目的は、メモリによっ
てカウンタ自体での基本的動作を積極的に、しかも容易
に制御し得るばかりか、そのメモリより外部回路への各
種タイミング信号を容易に発生し得るカウンタを供する
にある。
報による場合には、メモリへのデータの記憶如何によっ
て、カウンタでのカウント動作態様とそのカウント動作
上での周期が制御されていることから、Ｎの値が大とさ
れたＮ進カウンタは容易には得られないものとなってい
る。即ち、上記公報でのカウンタにおいては、カウント
動作態様の制御は行われているものの、メモリによるカ
ウンタ自体の制御、即ち、所期設定（リセットやプリセ
ット（ロード）を含む）やカウントイネーブル、周期設
定等、カウント動作上での基本的な動作制御については
何等積極的には行われていないばかりか、外部回路への
各種タイミング信号の発生についても何等考慮されてい
ないものとなっている。本発明の目的は、メモリによっ
てカウンタ自体での基本的動作を積極的に、しかも容易
に制御し得るばかりか、そのメモリより外部回路への各
種タイミング信号を容易に発生し得るカウンタを供する
にある。
【０００４】
【課題を解決するための手段】上記目的は、外部からの
クロック入力にもとづきカウント動作を行うカウンタ自
体と、該カウンタ自体からのカウント値を読出しアドレ
スとして、該アドレス対応の、データ内容が随時外部か
ら更新可とされた記憶データを外部に出力するメモリと
を少なくとも含み、該メモリから順次読み出される記憶
データより、カウンタ自体への各種カウント動作制御信
号、外部回路への各種タイミング信号をそれぞれ直接発
生せしめるべく構成することで達成される。
クロック入力にもとづきカウント動作を行うカウンタ自
体と、該カウンタ自体からのカウント値を読出しアドレ
スとして、該アドレス対応の、データ内容が随時外部か
ら更新可とされた記憶データを外部に出力するメモリと
を少なくとも含み、該メモリから順次読み出される記憶
データより、カウンタ自体への各種カウント動作制御信
号、外部回路への各種タイミング信号をそれぞれ直接発
生せしめるべく構成することで達成される。
【０００５】
【作用】メモリに更新可として記憶されているデータに
よって、カウンタ自体での各種カウント動作を積極的に
制御し、また、そのデータより外部回路への各種タイミ
ング信号を得ようというものである。即ち、より具体的
には、カウンタ自体からのカウント値を読出しアドレス
として、メモリからは記憶データが順次読み出されるよ
うにするが、これら記憶データ各々においては、１以上
の特定ウエイト対応のビットデータ各々はカウンタ自体
に対する各種カウント動作制御信号として機能すべく、
また、それらウエイト以外の１以上のウエイト対応のビ
ットデータ各々はまた、外部回路への各種タイミング信
号として機能すべく、ビットデータ各々が機能対応に設
定されている場合には、所期の目的が容易に達成され得
るものである。
よって、カウンタ自体での各種カウント動作を積極的に
制御し、また、そのデータより外部回路への各種タイミ
ング信号を得ようというものである。即ち、より具体的
には、カウンタ自体からのカウント値を読出しアドレス
として、メモリからは記憶データが順次読み出されるよ
うにするが、これら記憶データ各々においては、１以上
の特定ウエイト対応のビットデータ各々はカウンタ自体
に対する各種カウント動作制御信号として機能すべく、
また、それらウエイト以外の１以上のウエイト対応のビ
ットデータ各々はまた、外部回路への各種タイミング信
号として機能すべく、ビットデータ各々が機能対応に設
定されている場合には、所期の目的が容易に達成され得
るものである。
【０００６】
【実施例】以下、本発明を図１から図３により説明す
る。先ず本発明によるカウンタについて説明すれば、図
１は一例でのその概要構成を示したものである。図示の
ように、外部より入力されるクロックにもとづき４ビッ
トバイナリカウンタ１０ではシーケンシャルカウント動
作が行われているが、４ビットバイナリカウンタ１０か
らの４ビットカウント値は読出しアドレスとして、メモ
リ（本例では、デュアル（２）ポートＲＡＭを想定して
おり、以下、ＲＡＭと称す）２０に作用するようになっ
ている。ところで、このＲＡＭ２０には、既述の各種の
カウント動作制御信号およびタイミング信号を発生せし
めるための一連のデータが所定アドレス順に予め記憶さ
れており、上記読出しアドレスにもとづきＲＡＭ２０よ
り所定アドレス順に読み出されるが、ＲＡＭ２０内での
それらデータはメモリ書替制御回路３０による制御下
に、必要に応じて随時更新可とされることで、各種のカ
ウント動作制御信号およびタイミング信号が様々に、し
かも容易に発生され得るものとなっている。
る。先ず本発明によるカウンタについて説明すれば、図
１は一例でのその概要構成を示したものである。図示の
ように、外部より入力されるクロックにもとづき４ビッ
トバイナリカウンタ１０ではシーケンシャルカウント動
作が行われているが、４ビットバイナリカウンタ１０か
らの４ビットカウント値は読出しアドレスとして、メモ
リ（本例では、デュアル（２）ポートＲＡＭを想定して
おり、以下、ＲＡＭと称す）２０に作用するようになっ
ている。ところで、このＲＡＭ２０には、既述の各種の
カウント動作制御信号およびタイミング信号を発生せし
めるための一連のデータが所定アドレス順に予め記憶さ
れており、上記読出しアドレスにもとづきＲＡＭ２０よ
り所定アドレス順に読み出されるが、ＲＡＭ２０内での
それらデータはメモリ書替制御回路３０による制御下
に、必要に応じて随時更新可とされることで、各種のカ
ウント動作制御信号およびタイミング信号が様々に、し
かも容易に発生され得るものとなっている。
【０００７】より具体的に、以上のカウンタでの動作に
ついて説明すれば、図２はＲＡＭ２０内に記憶されてい
るデータをアドレス対応に示したものである。これによ
る場合、データ各々は３ビット構成とされた上、例えば
ビットウエイト２2 のビットは４ビットバイナリカウン
タ１０へのロード信号を生成するために割当てられてい
る一方では、ビットウエイト２0，２1のビット各々はタ
イミング信号２，１を生成するために割当てされたもの
となっている。勿論、信号生成にはビット状態が“１”
であることが条件とされ、ビット状態“１”は信号生成
上、無効となっている。また、本例でのロード信号は
“００００”のプリセットデータを４ビットバイナリカ
ウンタ１０にプリセットすべく機能していることから、
その信号上での機能はリセット信号に同様となってい
る。本例では、図示のように、アドレス“１０１１（１
０進表示ではアドレス１１）”には、ロード信号生成の
ためのビットが“１”状態として記憶されていることか
ら、カウンタは１２進カウンタとして動作すべく制御さ
れたものとなっている。更に、本例では、アドレス“０
０１１（１０進表示ではアドレス３）”にはタイミング
信号１を生成するためのビットが“１”状態として、ア
ドレス“１０００（１０進表示ではアドレス８）”には
タイミング信号２を生成するためのビットが“１”状態
としてそれぞれ記憶されたものとなっている。図３はそ
のようにデータがＲＡＭ２０内に記憶されている場合で
のカウンタ動作を示すが、これからも判るように、カウ
ンタは明らかに１２進動作しており、しかもカウント値
（１６進表示）が３，８である時には、それぞれタイミ
ング信号１、２が発生されるものとなっている。
ついて説明すれば、図２はＲＡＭ２０内に記憶されてい
るデータをアドレス対応に示したものである。これによ
る場合、データ各々は３ビット構成とされた上、例えば
ビットウエイト２2 のビットは４ビットバイナリカウン
タ１０へのロード信号を生成するために割当てられてい
る一方では、ビットウエイト２0，２1のビット各々はタ
イミング信号２，１を生成するために割当てされたもの
となっている。勿論、信号生成にはビット状態が“１”
であることが条件とされ、ビット状態“１”は信号生成
上、無効となっている。また、本例でのロード信号は
“００００”のプリセットデータを４ビットバイナリカ
ウンタ１０にプリセットすべく機能していることから、
その信号上での機能はリセット信号に同様となってい
る。本例では、図示のように、アドレス“１０１１（１
０進表示ではアドレス１１）”には、ロード信号生成の
ためのビットが“１”状態として記憶されていることか
ら、カウンタは１２進カウンタとして動作すべく制御さ
れたものとなっている。更に、本例では、アドレス“０
０１１（１０進表示ではアドレス３）”にはタイミング
信号１を生成するためのビットが“１”状態として、ア
ドレス“１０００（１０進表示ではアドレス８）”には
タイミング信号２を生成するためのビットが“１”状態
としてそれぞれ記憶されたものとなっている。図３はそ
のようにデータがＲＡＭ２０内に記憶されている場合で
のカウンタ動作を示すが、これからも判るように、カウ
ンタは明らかに１２進動作しており、しかもカウント値
（１６進表示）が３，８である時には、それぞれタイミ
ング信号１、２が発生されるものとなっている。
【０００８】
【発明の効果】以上、説明したように、請求項１，２に
よれば、メモリによってカウンタ自体での基本的動作を
積極的に、しかも容易に制御し得るばかりか、そのメモ
リより外部回路への各種タイミング信号を容易に発生し
得る、という効果が得られるものとなっている。
よれば、メモリによってカウンタ自体での基本的動作を
積極的に、しかも容易に制御し得るばかりか、そのメモ
リより外部回路への各種タイミング信号を容易に発生し
得る、という効果が得られるものとなっている。
【図１】図１は、本発明によるカウンタの一例での概要
構成を示す図
構成を示す図
【図２】図２は、その構成におけるメモリの一例でのメ
モリ内容をアドレス対応に示す図
モリ内容をアドレス対応に示す図
【図３】図３は、そのメモリ内容にもとづくカウンタの
動作を示す図
動作を示す図
１０…４ビットバイナリカウンタ、２０…デュアルポー
トメモリ、３０…メモリ書替制御回路
トメモリ、３０…メモリ書替制御回路
Claims (2)
- 【請求項１】 外部からのクロック入力にもとづきカウ
ント動作を行うカウンタ自体と、該カウンタ自体からの
カウント値を読出しアドレスとして、該アドレス対応
の、データ内容が随時外部から更新可とされた記憶デー
タを外部に出力するメモリとを含み、該メモリから順次
読み出される記憶データより、カウンタ自体への各種カ
ウント動作制御信号、外部回路への各種タイミング信号
がそれぞれ直接発生されるべく構成されてなるカウン
タ。 - 【請求項２】 外部からのクロック入力にもとづきカウ
ント動作を行うカウンタ自体と、該カウンタ自体からの
カウント値を読出しアドレスとして、該アドレス対応
の、データ内容が随時外部から更新可とされた記憶デー
タを外部に出力するメモリとを含み、該メモリから順次
読み出される記憶データ各々においては、１以上の特定
ウエイト対応のビットデータ各々はカウンタ自体に対す
る各種カウント動作制御信号として、該特定ウエイト以
外の１以上のウエイト対応のビットデータ各々は外部回
路への各種タイミング信号として、それぞれカウンタ自
体、外部回路に出力されるべく構成されてなるカウン
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27711792A JPH06132812A (ja) | 1992-10-15 | 1992-10-15 | カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27711792A JPH06132812A (ja) | 1992-10-15 | 1992-10-15 | カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132812A true JPH06132812A (ja) | 1994-05-13 |
Family
ID=17579024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27711792A Pending JPH06132812A (ja) | 1992-10-15 | 1992-10-15 | カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132812A (ja) |
-
1992
- 1992-10-15 JP JP27711792A patent/JPH06132812A/ja active Pending
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