JPH0542028B2 - - Google Patents
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- JPH0542028B2 JPH0542028B2 JP62231999A JP23199987A JPH0542028B2 JP H0542028 B2 JPH0542028 B2 JP H0542028B2 JP 62231999 A JP62231999 A JP 62231999A JP 23199987 A JP23199987 A JP 23199987A JP H0542028 B2 JPH0542028 B2 JP H0542028B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- storage element
- semaphore
- clock
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般に集積回路装置に関し、特に共有
メモリセル用セマフオ（semaphore）に関する。
メモリセル用セマフオ（semaphore）に関する。
例えば、バス、周辺機器、及び／またはメモリ
セルのようなリソースを共有することが有益な場
合がしばしばある。しかし、特定の場合には、そ
の使用に関して何らかの制約を設けることが必要
でもある。リソースの利用を制限する１つの方法
はソフトウエア・セマフオによるものであつて、
それについては、雑誌「Communication of the
ACM」（ACM通信）、第11巻５号、1968年５月５
日発行、第341〜346頁に掲載のEdsgen W.
Dijkstra（デイクストラ）による論文「The
Structure of the Multiprograming System」
（マルチプログラミング・システムの構造）に記
述されている。
セルのようなリソースを共有することが有益な場
合がしばしばある。しかし、特定の場合には、そ
の使用に関して何らかの制約を設けることが必要
でもある。リソースの利用を制限する１つの方法
はソフトウエア・セマフオによるものであつて、
それについては、雑誌「Communication of the
ACM」（ACM通信）、第11巻５号、1968年５月５
日発行、第341〜346頁に掲載のEdsgen W.
Dijkstra（デイクストラ）による論文「The
Structure of the Multiprograming System」
（マルチプログラミング・システムの構造）に記
述されている。
そのような（簡便な、２進法の）セマフオの一
例として、リソースを２つのプロセツサによつて
共有させ、リソースへのアクセスは一時には１つ
のプロセツサにのみ制限されることが望ましいよ
うな状況を想定してみよう。メモリ中の特定のセ
ル（位置）は両方のプロセツサによつてアクセス
できる（共有できる）ものであるが、このセルを
リソースへのアクセスを制御するように用いるよ
うに選定することができる。リソースが使用され
ていない（使用可能）時にはそのメモリセルに特
定の数値（例えば「０」）を記憶させておき、ま
たリソースが使用中（ビジイ）である時にはその
メモリセル中に別の数（例えば「１」）を記憶さ
せておく、プロセツサはリソースの利用を許可す
る前に、以下のタクスを行うことを要求される。
まず、そのプロセツサはそのメモリセルから（そ
こに記憶されている数を得るために）「読出し」
することを要求される。第２に、プロセツサは読
出した数を（その値が「０」であるか「１」であ
るか判断するために）「テスト」することを要求
される。第３に、テストの結果そのリソースが使
用されていないことを示していれば（読み取つた
数が「０」ならば）、プロセツサはメモリセル中
へそのリソースが使用中であること（「１」）を
「書込む」ことを要求される。（もしテストの結果
がリソースが使用中であることを示していれば
（読み取つた数が「１」であれば）、プロセツサは
そのリソースが使用中でなくなるまで（読み取つ
た数が「０」になるまで）、読み出しとテストを
つづけるように要求される。）最後に、プロセツ
サがそのリソースの使用を終了した時は、プロセ
ツサはそのリソースがもはや使用されていないこ
と（「０」）をそのメモリセル中に「書込む」こと
を要求される。
例として、リソースを２つのプロセツサによつて
共有させ、リソースへのアクセスは一時には１つ
のプロセツサにのみ制限されることが望ましいよ
うな状況を想定してみよう。メモリ中の特定のセ
ル（位置）は両方のプロセツサによつてアクセス
できる（共有できる）ものであるが、このセルを
リソースへのアクセスを制御するように用いるよ
うに選定することができる。リソースが使用され
ていない（使用可能）時にはそのメモリセルに特
定の数値（例えば「０」）を記憶させておき、ま
たリソースが使用中（ビジイ）である時にはその
メモリセル中に別の数（例えば「１」）を記憶さ
せておく、プロセツサはリソースの利用を許可す
る前に、以下のタクスを行うことを要求される。
まず、そのプロセツサはそのメモリセルから（そ
こに記憶されている数を得るために）「読出し」
することを要求される。第２に、プロセツサは読
出した数を（その値が「０」であるか「１」であ
るか判断するために）「テスト」することを要求
される。第３に、テストの結果そのリソースが使
用されていないことを示していれば（読み取つた
数が「０」ならば）、プロセツサはメモリセル中
へそのリソースが使用中であること（「１」）を
「書込む」ことを要求される。（もしテストの結果
がリソースが使用中であることを示していれば
（読み取つた数が「１」であれば）、プロセツサは
そのリソースが使用中でなくなるまで（読み取つ
た数が「０」になるまで）、読み出しとテストを
つづけるように要求される。）最後に、プロセツ
サがそのリソースの使用を終了した時は、プロセ
ツサはそのリソースがもはや使用されていないこ
と（「０」）をそのメモリセル中に「書込む」こと
を要求される。
残念ながら、プロセツサの一方がメモリセルか
ら（「０」を）読出す時点と、そのプロセツサが
メモリセル中に（「１」を）書込む時点との間に
時間間隔が生じる。この時間間隔の間に、他のプ
ロセツサはそのメモリセルから読出しをして、そ
のリソースが使用されていなくて、使用可能であ
ると判断してしまう。この結果、両方のプロセツ
サが同時にリソースを使用しようとする事態が生
起する。（この時間間隔はタスクの順序を逆にし
てプロセツサがテストの前に書込みを行わせるこ
とによつて短縮できるが、これをなくすことはで
きない。） インテグレーテツド・デバイス・テクノロジー
社のIDT7132、アドバンスト マイクロ デバイ
ス社のAMD2130、ヴアイタリツク社の5132のよ
うな型のメモリ装置は、２台のプロセツサによる
共有使用に適している。IDT7132の装置は、装置
の説明のパンフレツトによれば、２台のプロセツ
サが同時に同じメモリセルを使用することを防ぐ
ための回路「調停回路（arbitration circuit）」
を採用している。この調停回路には「調停器
（arbitrator）」と呼ばれる回路が含まれており、
詳細には第１と第２のNORゲートである。第１
のNORゲートへの入力の１つは第２のNORゲー
トの出力に結合され、第２のNORゲートへの入
力の１つは第１のNORゲートの出力に結合され
ている。調停回路では、NORゲートの発生する
信号は、１対の「ビジイ（busy）」信号（低レベ
ルアクテイブ）を発生させるために用いられる。
ビジイ信号は、２つのプロセツサの一方を待ち状
態にし、他方のプロセツサをしてその間にそのメ
モリセルの使用を行わせるために用いられる。
ら（「０」を）読出す時点と、そのプロセツサが
メモリセル中に（「１」を）書込む時点との間に
時間間隔が生じる。この時間間隔の間に、他のプ
ロセツサはそのメモリセルから読出しをして、そ
のリソースが使用されていなくて、使用可能であ
ると判断してしまう。この結果、両方のプロセツ
サが同時にリソースを使用しようとする事態が生
起する。（この時間間隔はタスクの順序を逆にし
てプロセツサがテストの前に書込みを行わせるこ
とによつて短縮できるが、これをなくすことはで
きない。） インテグレーテツド・デバイス・テクノロジー
社のIDT7132、アドバンスト マイクロ デバイ
ス社のAMD2130、ヴアイタリツク社の5132のよ
うな型のメモリ装置は、２台のプロセツサによる
共有使用に適している。IDT7132の装置は、装置
の説明のパンフレツトによれば、２台のプロセツ
サが同時に同じメモリセルを使用することを防ぐ
ための回路「調停回路（arbitration circuit）」
を採用している。この調停回路には「調停器
（arbitrator）」と呼ばれる回路が含まれており、
詳細には第１と第２のNORゲートである。第１
のNORゲートへの入力の１つは第２のNORゲー
トの出力に結合され、第２のNORゲートへの入
力の１つは第１のNORゲートの出力に結合され
ている。調停回路では、NORゲートの発生する
信号は、１対の「ビジイ（busy）」信号（低レベ
ルアクテイブ）を発生させるために用いられる。
ビジイ信号は、２つのプロセツサの一方を待ち状
態にし、他方のプロセツサをしてその間にそのメ
モリセルの使用を行わせるために用いられる。
残念なことに、上述のメモリ装置および／また
は調停回路を用いることによつては、ソフトウエ
ア セマフオに関する上述の問題は解決しない。
また適正な動作のために、上述の調停回路は待ち
能力をもつプロセツサの使用を要求する。更に、
上述のメモリ装置および／または調停回路は単に
同じメモリセルの同時使用を防止するにすぎな
い。いくつかの応用においては、一連のメモリセ
ルの使用がプロセツサによつて中断されないこ
と、が要求される。
は調停回路を用いることによつては、ソフトウエ
ア セマフオに関する上述の問題は解決しない。
また適正な動作のために、上述の調停回路は待ち
能力をもつプロセツサの使用を要求する。更に、
上述のメモリ装置および／または調停回路は単に
同じメモリセルの同時使用を防止するにすぎな
い。いくつかの応用においては、一連のメモリセ
ルの使用がプロセツサによつて中断されないこ
と、が要求される。
それらの応用のいくつかにおいては、タイミン
グが重要である。例えば、いつたんプロセツサ
が、一連のメモリセルからデータを読出してデイ
スク上へデータの書込みを開始し、あるいはデイ
スクからデータを読出して一連のメモリセル中へ
データの書込みを開始してしまうと、そのプロセ
ツサを中断させないことが重要である（デイスク
は待つてくれない）。
グが重要である。例えば、いつたんプロセツサ
が、一連のメモリセルからデータを読出してデイ
スク上へデータの書込みを開始し、あるいはデイ
スクからデータを読出して一連のメモリセル中へ
データの書込みを開始してしまうと、そのプロセ
ツサを中断させないことが重要である（デイスク
は待つてくれない）。
他の応用では、不完全なデータおよび／または
エラーデータの使用を防止するために、プロセツ
サによる一連のメモリセルの使用を中断しないこ
とが重要である。例えば、映像表示を考えて、マ
スタプロセツサが表示リストの形式で画像レイア
ウトを発生しており、スレーブプロセツサが表示
リストを読んで、リストを解読し、表示バツフア
中にラスタ映像を発生しているとしよう。表示バ
ツフア中のラスタ映像が映像スクリーン上に発生
すると、表示バツフアは消去される（高速度アニ
メーシヨンを得るために）。その結果、スレーブ
プロセツサは連続的に表示バツフアを更新しなけ
ればならない。スレーブプロセツサが不完全な表
示リストを用いることを防止するために、２つの
表示リストが用いられ、各々別の一連のメモリセ
ル中に記憶される。表示バツフア中にラスタ映像
を発生するためにスレーブプロセツサが１つの表
示バツフアを繰り返し用いている間に、マスタプ
ロセツサは他の表示リストを発生および／または
更新する。
エラーデータの使用を防止するために、プロセツ
サによる一連のメモリセルの使用を中断しないこ
とが重要である。例えば、映像表示を考えて、マ
スタプロセツサが表示リストの形式で画像レイア
ウトを発生しており、スレーブプロセツサが表示
リストを読んで、リストを解読し、表示バツフア
中にラスタ映像を発生しているとしよう。表示バ
ツフア中のラスタ映像が映像スクリーン上に発生
すると、表示バツフアは消去される（高速度アニ
メーシヨンを得るために）。その結果、スレーブ
プロセツサは連続的に表示バツフアを更新しなけ
ればならない。スレーブプロセツサが不完全な表
示リストを用いることを防止するために、２つの
表示リストが用いられ、各々別の一連のメモリセ
ル中に記憶される。表示バツフア中にラスタ映像
を発生するためにスレーブプロセツサが１つの表
示バツフアを繰り返し用いている間に、マスタプ
ロセツサは他の表示リストを発生および／または
更新する。
〔発明の要約〕
従つて、本発明の主なる目的は、リソースへの
アクセスを制限するために用いるのに有効な、明
瞭なセマフオ回路ないし、システムを得ることで
ある。
アクセスを制限するために用いるのに有効な、明
瞭なセマフオ回路ないし、システムを得ることで
ある。
本発明の別の目的は、待ち能力を有するプロセ
ツサの使用を要求しないセマフオ回路を得ること
である。
ツサの使用を要求しないセマフオ回路を得ること
である。
本発明の別の目的は、他のセマフオ回路、マル
チプレクサ回路及びメモリセルと共に、すべてを
単１の装置内に集積するのに適したセマフオ回路
を得ることである。
チプレクサ回路及びメモリセルと共に、すべてを
単１の装置内に集積するのに適したセマフオ回路
を得ることである。
要約すれば、ここに述べる本発明の好適実施例
は、一対の記憶要素、記憶要素によつて駆動され
る調停器、調停器によつて駆動される別の一対の
記憶要素、を採用している。調停器は第１及び第
２のNORゲートを含んでいる。第１のNORゲー
トの入力の１つは第２のNORゲートの出力に結
合され、第２のNORゲートの入力の１つは第１
のNORゲートの出力に結合されている。
は、一対の記憶要素、記憶要素によつて駆動され
る調停器、調停器によつて駆動される別の一対の
記憶要素、を採用している。調停器は第１及び第
２のNORゲートを含んでいる。第１のNORゲー
トの入力の１つは第２のNORゲートの出力に結
合され、第２のNORゲートの入力の１つは第１
のNORゲートの出力に結合されている。
リソースへのアクセスを制限するのに有効な明
瞭なセマフオを得ることが本発明の主たる特徴で
ある。
瞭なセマフオを得ることが本発明の主たる特徴で
ある。
本発明の別の特徴は、待ち能力を有するプロセ
ツサの使用を要求しないセマフオ回路を得ること
ができる点である。
ツサの使用を要求しないセマフオ回路を得ること
ができる点である。
本発明の別の特長は、他のセマフオ回路、多重
化回路及びメモリセル等とともに、すべて１つの
装置内に集積するのに適したセマフオ回路を得る
ことに適している点である。
化回路及びメモリセル等とともに、すべて１つの
装置内に集積するのに適したセマフオ回路を得る
ことに適している点である。
本発明のこれら及び他の目的および特長は、以
下の図面を参照した詳細な説明を通して、当業者
には明らかになるであろう。
下の図面を参照した詳細な説明を通して、当業者
には明らかになるであろう。
本発明の好適実施例においては、８個の同様な
セマフオ回路、一対の同様なマルチプレクサ回
路、2K×８のメモリセル、が含まれており、
CMOS技術を用いてこれら全部が１つの装置に
集積化されている。セマフオ回路の１つが第１図
に詳細に、参照番号１０で示されている。付加的
なセマフオ回路が12のブロツクで示されている。
マルチプレクサ回路は１つをブロツク（MUX）
１４として示し、他方を１６として詳細に示され
ている。
セマフオ回路、一対の同様なマルチプレクサ回
路、2K×８のメモリセル、が含まれており、
CMOS技術を用いてこれら全部が１つの装置に
集積化されている。セマフオ回路の１つが第１図
に詳細に、参照番号１０で示されている。付加的
なセマフオ回路が12のブロツクで示されている。
マルチプレクサ回路は１つをブロツク（MUX）
１４として示し、他方を１６として詳細に示され
ている。
セマフオ回路１０は主要な部品として２０，２
２，２４，２６の４個の記憶要素と調停器２８を
含んでいるように示されている。記憶要素２０
は、そのデータ入力Ｄをライン３０に、クロツク
入力をライン３２に、データ出力Ｙをライン３４
にそれぞれ結合してある。同様に、記憶要素２２
は、そのデータ入力をライン４０に、クロツク入
力をライン４２に、データ出力をライン４４にそ
れぞれ結合してある。
２，２４，２６の４個の記憶要素と調停器２８を
含んでいるように示されている。記憶要素２０
は、そのデータ入力Ｄをライン３０に、クロツク
入力をライン３２に、データ出力Ｙをライン３４
にそれぞれ結合してある。同様に、記憶要素２２
は、そのデータ入力をライン４０に、クロツク入
力をライン４２に、データ出力をライン４４にそ
れぞれ結合してある。
ここに示された好適実施例においては、記憶要
素２０，２２は（低）レベル−トリガーのＤ型レ
ジスタとして用いられている。別の実施例では、
一般に、7474と呼ばれる型式のレジスタが用いら
れる。
素２０，２２は（低）レベル−トリガーのＤ型レ
ジスタとして用いられている。別の実施例では、
一般に、7474と呼ばれる型式のレジスタが用いら
れる。
調停器２８は一対の２入力NORゲートを含み、
それらはそれぞれ５０，５２で示される。NOR
ゲート５０の入力の１つはライン５６によつて
NORゲート５２の出力に結合され、NORゲート
５２の入力の１つはライン５４によつてNORゲ
ート５０の出力に結合されている。NORゲート
５０の他の入力はライン３４によつて記憶要素２
０のデータ出力に結合されており、同様にNOR
ゲート５２の他の入力はライン４４によつて記憶
要素２２のデータ出力に結合されている。最後
に、NORゲート５０の出力は付加的にライン５
４によつてインバータ６０の入力に結合され、イ
ンバータ６０の出力はライン６４に結合されてい
る。また、NORゲート５２の出力は付加的にラ
イン５６によつてインバータ６６の入力に結合さ
れ、インバータ６６の出力はライン６８に結合さ
れている。
それらはそれぞれ５０，５２で示される。NOR
ゲート５０の入力の１つはライン５６によつて
NORゲート５２の出力に結合され、NORゲート
５２の入力の１つはライン５４によつてNORゲ
ート５０の出力に結合されている。NORゲート
５０の他の入力はライン３４によつて記憶要素２
０のデータ出力に結合されており、同様にNOR
ゲート５２の他の入力はライン４４によつて記憶
要素２２のデータ出力に結合されている。最後
に、NORゲート５０の出力は付加的にライン５
４によつてインバータ６０の入力に結合され、イ
ンバータ６０の出力はライン６４に結合されてい
る。また、NORゲート５２の出力は付加的にラ
イン５６によつてインバータ６６の入力に結合さ
れ、インバータ６６の出力はライン６８に結合さ
れている。
記憶要素２４は、データ入力をライン６４に、
クロツク入力をライン７０に、データ出力をライ
ン７２にそれぞれ結合して構成されている。同様
に、記憶要素２６はデータ入力をライン６８に、
クロツク入力をライン７４に、データ出力をライ
ン７６にそれぞれ結合して構成されている。
クロツク入力をライン７０に、データ出力をライ
ン７２にそれぞれ結合して構成されている。同様
に、記憶要素２６はデータ入力をライン６８に、
クロツク入力をライン７４に、データ出力をライ
ン７６にそれぞれ結合して構成されている。
ここに述べる好適実施例においては、記憶要素
２４及び２６はラツチとして用いられている。他
の実施例においては、一般に74373として呼ばれ
ている型式のラツチが用いられる。
２４及び２６はラツチとして用いられている。他
の実施例においては、一般に74373として呼ばれ
ている型式のラツチが用いられる。
既に述べたように、ブロツク１２はセマフオ回
路１０と類似の付加的な７個のセマフオ回路を表
わしている。また既に示したように、ブロツク１
４はマルチプレクサ回路１６と類似のマルチプレ
クサ回路を表わしている。
路１０と類似の付加的な７個のセマフオ回路を表
わしている。また既に示したように、ブロツク１
４はマルチプレクサ回路１６と類似のマルチプレ
クサ回路を表わしている。
マルチプレクサ回路１６は、２入力負入力
NANDゲート（ORゲート）１００、２入力負入
力NANDゲート（ORゲート）１０２、及び３ラ
イン対８ライン デコーダ１０４を採用し、これ
らを用いて記憶要素２２のクロツク入力を駆動す
るための信号を発生している。NANDゲート１
００は、そのゲート出力をライン４２によつて記
憶要素２２のクロツク入力に結合し、ゲート入力
の１つをライン１１０に接続し、他のゲート入力
をライン１１２に接続して構成されている。
NANDゲート１０２は、そのゲート出力をライ
ン１１０に結合し、２つのゲート入力の各々を１
１４と１１８の２本のラインの各１本によつて２
つのパツドの各１つにそれぞれ接続して外部で発
生した２つのセマフオ回路１０書込み可能化信号
の各１つをそれぞれ受取るようになつている。特
に、このゲートは読み／書き信号、及び、（低レ
ベルアクテイブ）セマフオ信号によつて駆動され
る。８個のデコーダ１０４出力は、最低次出力を
ライン１１２に、そして、最高次出力をライン１
２０にと、順次に接続してある。デコーダ１０４
の３入力は１２２，１２４，１２６で示した３本
のラインの各１本によつて、３個のパツドの各１
つに接続され、外部で発生した３個のセマフオ回
路１０アドレス信号の各１つを受取るようになつ
ている。
NANDゲート（ORゲート）１００、２入力負入
力NANDゲート（ORゲート）１０２、及び３ラ
イン対８ライン デコーダ１０４を採用し、これ
らを用いて記憶要素２２のクロツク入力を駆動す
るための信号を発生している。NANDゲート１
００は、そのゲート出力をライン４２によつて記
憶要素２２のクロツク入力に結合し、ゲート入力
の１つをライン１１０に接続し、他のゲート入力
をライン１１２に接続して構成されている。
NANDゲート１０２は、そのゲート出力をライ
ン１１０に結合し、２つのゲート入力の各々を１
１４と１１８の２本のラインの各１本によつて２
つのパツドの各１つにそれぞれ接続して外部で発
生した２つのセマフオ回路１０書込み可能化信号
の各１つをそれぞれ受取るようになつている。特
に、このゲートは読み／書き信号、及び、（低レ
ベルアクテイブ）セマフオ信号によつて駆動され
る。８個のデコーダ１０４出力は、最低次出力を
ライン１１２に、そして、最高次出力をライン１
２０にと、順次に接続してある。デコーダ１０４
の３入力は１２２，１２４，１２６で示した３本
のラインの各１本によつて、３個のパツドの各１
つに接続され、外部で発生した３個のセマフオ回
路１０アドレス信号の各１つを受取るようになつ
ている。
記憶要素２６のクロツク入力を駆動するための
信号を発生するために、マルチプレクサ１６は２
入力負入力ANDゲート（NORゲート）１３０を
採用している。ゲート１３０は、ゲート出力をラ
イン７４によつて記憶要素２６のクロツク入力に
結合し、ゲート入力の１つをライン１１８に結合
し、そして、他のゲート入力をライン１３２によ
つてパツドに接続して、外部で発生した（低レベ
ルアクテイブ）セマフオ回路１０出力可能化信号
を受取るようになつている。
信号を発生するために、マルチプレクサ１６は２
入力負入力ANDゲート（NORゲート）１３０を
採用している。ゲート１３０は、ゲート出力をラ
イン７４によつて記憶要素２６のクロツク入力に
結合し、ゲート入力の１つをライン１１８に結合
し、そして、他のゲート入力をライン１３２によ
つてパツドに接続して、外部で発生した（低レベ
ルアクテイブ）セマフオ回路１０出力可能化信号
を受取るようになつている。
バツフア１４０は、バツフア出力をライン４０
によつて記憶要素２２のデータ入力に結合し、バ
ツフア入力をライン１４２によつてパツドに接続
して、外部で発生したセマフオ回路１０入力デー
タ信号をこの記憶要素に結合するように構成され
ている。
によつて記憶要素２２のデータ入力に結合し、バ
ツフア入力をライン１４２によつてパツドに接続
して、外部で発生したセマフオ回路１０入力デー
タ信号をこの記憶要素に結合するように構成され
ている。
記憶要素２６のデータ出力に発生した信号をラ
イン１４２に接続されたパツドに結合するため
に、マルチプレクサ１６は８ライン対１ライン
マルチプレクサ（MUX）１５０、２ライン対１
ライン マルチプレクサ（MUX）１５２、及
び、バツフア１５４を採用している。マルチプレ
クサ１５０の８個のデータ入力は、最低次入力を
ライン７６に、そして最高次入力をライン１６０
にと、順次に接続されている。マルチプレクサ１
５０の３つの選択（制御）入力は３本のライン１
２２，１２４，１２６の各１本に接続され、ま
た、このマルチプレクサのデータ出力はライン１
６２に接続されている。マルチプレクサ１５２
は、そのデータ入力の１つをライン１６２に、選
択（制御）入力をライン１１８に、そしてデータ
出力をライン１６４にそれぞれ接続されている。
マルチプレクサ１５２の他のデータ入力はライン
１６６に接続されて、メモリセルによつて発生し
た信号（図示されていない）を受信するようにな
つている。最後に、バツフア１５４は、そのバツ
フア入力をライン１６４に接続され、バツフア３
状態出力制御入力をライン１３２に接続され、そ
して、バツフア出力をライン１４２に接続されて
いる。
イン１４２に接続されたパツドに結合するため
に、マルチプレクサ１６は８ライン対１ライン
マルチプレクサ（MUX）１５０、２ライン対１
ライン マルチプレクサ（MUX）１５２、及
び、バツフア１５４を採用している。マルチプレ
クサ１５０の８個のデータ入力は、最低次入力を
ライン７６に、そして最高次入力をライン１６０
にと、順次に接続されている。マルチプレクサ１
５０の３つの選択（制御）入力は３本のライン１
２２，１２４，１２６の各１本に接続され、ま
た、このマルチプレクサのデータ出力はライン１
６２に接続されている。マルチプレクサ１５２
は、そのデータ入力の１つをライン１６２に、選
択（制御）入力をライン１１８に、そしてデータ
出力をライン１６４にそれぞれ接続されている。
マルチプレクサ１５２の他のデータ入力はライン
１６６に接続されて、メモリセルによつて発生し
た信号（図示されていない）を受信するようにな
つている。最後に、バツフア１５４は、そのバツ
フア入力をライン１６４に接続され、バツフア３
状態出力制御入力をライン１３２に接続され、そ
して、バツフア出力をライン１４２に接続されて
いる。
付加的に、セマフオ回路１２のために、マルチ
プレクサ回路１６は別の２入力負入力NANDゲ
ート（ORゲート）１７０、別の２入力対１入力
マルチプレクサ（MUX）１７４、及び、別のバ
ツフア１７６を採用している。NANDゲート１
７０は、そのゲート出力をライン１８０によつて
セマフオ回路１２の対応する記憶要素のクロツク
入力に結合され、ゲート入力の１つをライン１１
０に、そして、他のゲート入力をライン１２０に
それぞれ接続されている。マルチプレクサ１７４
は、そのデータ入力の１つをライン１６２に、選
択（制御）入力をライン１１８に、データ出力を
ライン１８６にそれぞれ接続されている。最後に
バツフア１７６は、そのバツフア入力をライン１
８６に、バツフア３状態出力制御入力をライン１
３２に、そして、バツフア出力をライン１８８に
よつてパツドにと、それぞれ接続されている。
プレクサ回路１６は別の２入力負入力NANDゲ
ート（ORゲート）１７０、別の２入力対１入力
マルチプレクサ（MUX）１７４、及び、別のバ
ツフア１７６を採用している。NANDゲート１
７０は、そのゲート出力をライン１８０によつて
セマフオ回路１２の対応する記憶要素のクロツク
入力に結合され、ゲート入力の１つをライン１１
０に、そして、他のゲート入力をライン１２０に
それぞれ接続されている。マルチプレクサ１７４
は、そのデータ入力の１つをライン１６２に、選
択（制御）入力をライン１１８に、データ出力を
ライン１８６にそれぞれ接続されている。最後に
バツフア１７６は、そのバツフア入力をライン１
８６に、バツフア３状態出力制御入力をライン１
３２に、そして、バツフア出力をライン１８８に
よつてパツドにと、それぞれ接続されている。
動作時には、プロセツサがリソースを使用する
ことを許容される前に、プロセツサは次のタスク
を実行することが要求される。第１に、プロセツ
サは適当な記憶要素中へ「０」を「書込む」こと
を要求される。換言すると、マルチプレクサ回路
１６に結合されているプロセツサがリソースを使
用することを許可される前に、プロセツサはマル
チプレクサ回路に接続されているパツド上に信号
を発生する必要があり、低論理レベル信号
（「０」）をライン４０上に発生させることを要求
される。同時に、プロセツサは信号を発生させる
ことを要求され、すなわちライン４２上に低論理
レベルをもつ信号を発生させ、かつ、ライン４４
上に低論理レベル信号を発生させることを要求さ
れる。
ことを許容される前に、プロセツサは次のタスク
を実行することが要求される。第１に、プロセツ
サは適当な記憶要素中へ「０」を「書込む」こと
を要求される。換言すると、マルチプレクサ回路
１６に結合されているプロセツサがリソースを使
用することを許可される前に、プロセツサはマル
チプレクサ回路に接続されているパツド上に信号
を発生する必要があり、低論理レベル信号
（「０」）をライン４０上に発生させることを要求
される。同時に、プロセツサは信号を発生させる
ことを要求され、すなわちライン４２上に低論理
レベルをもつ信号を発生させ、かつ、ライン４４
上に低論理レベル信号を発生させることを要求さ
れる。
第２に、プロセツサは適切な記憶要素から「読
出す」ことを要求される。マルチプレクサ回路１
６に結合されたプロセツサはマルチプレクサ回路
に接続しているパツド上に信号を発生させる必要
があり、ライン１４２に接続しているパツト上に
記憶要素２６の状態を表わす信号を発生させるこ
とを要求される。（そのようにすることにおいて、
ライン７４上に低論理レベル信号が発せられ、記
憶要素２６にライン６８上に発生した信号の状態
を記憶（ラツチ）させ、同様な状態の信号をライ
ン７６上に発生させる。他のプロセツサが同時に
リソースを放棄する場合に発生するように、読出
し中に信号状態が変化するのを阻止するためにラ
イン６８上に発生した信号状態を保存（ラツチ）
することが必要である。） 第３に、プロセツサは読出した数を（その値が
「０」であるか「１」であるか決定するために）、
「テスト」することを要求される。テストの結果、
リソースが使用されていないことが示されていれ
ば（読出した数が「０」であれば）、プロセツサ
は所望のとおりに長く、また所望の回数だけその
リソースを自由に使用することができる。（もし
テストの結果がリソースが使用中であることを示
していれば（読出した数が「１」であれば）、プ
ロセツサはそのリソースが使用されなくなる（読
出し数が「０」になる）まで、読出しとテストを
続行するように要求される。ライン７４上に発生
した信号状態が高レベルになることを許容するよ
うに要求されない限り、書込みを続行することは
必要でない。） 最後に、プロセツサがそのリソースの使用を終
了した時には、プロセツサはリソースがもはや使
用されていないことを示すために適切な記憶要素
中に（「１」を）「書込む」ことを要求される。マ
ルチプレクサ回路１６に接続されているプロセツ
サは、このマルチプレクサ回路に接続したパツド
上に信号を発生させることを要求されて、ライン
４０上に高論理レベル信号（「１」）が発生され
る。同時に、プロセツサは信号発生を要求され
て、ライン４２上に低論理レベル信号が発生され
る。
出す」ことを要求される。マルチプレクサ回路１
６に結合されたプロセツサはマルチプレクサ回路
に接続しているパツド上に信号を発生させる必要
があり、ライン１４２に接続しているパツト上に
記憶要素２６の状態を表わす信号を発生させるこ
とを要求される。（そのようにすることにおいて、
ライン７４上に低論理レベル信号が発せられ、記
憶要素２６にライン６８上に発生した信号の状態
を記憶（ラツチ）させ、同様な状態の信号をライ
ン７６上に発生させる。他のプロセツサが同時に
リソースを放棄する場合に発生するように、読出
し中に信号状態が変化するのを阻止するためにラ
イン６８上に発生した信号状態を保存（ラツチ）
することが必要である。） 第３に、プロセツサは読出した数を（その値が
「０」であるか「１」であるか決定するために）、
「テスト」することを要求される。テストの結果、
リソースが使用されていないことが示されていれ
ば（読出した数が「０」であれば）、プロセツサ
は所望のとおりに長く、また所望の回数だけその
リソースを自由に使用することができる。（もし
テストの結果がリソースが使用中であることを示
していれば（読出した数が「１」であれば）、プ
ロセツサはそのリソースが使用されなくなる（読
出し数が「０」になる）まで、読出しとテストを
続行するように要求される。ライン７４上に発生
した信号状態が高レベルになることを許容するよ
うに要求されない限り、書込みを続行することは
必要でない。） 最後に、プロセツサがそのリソースの使用を終
了した時には、プロセツサはリソースがもはや使
用されていないことを示すために適切な記憶要素
中に（「１」を）「書込む」ことを要求される。マ
ルチプレクサ回路１６に接続されているプロセツ
サは、このマルチプレクサ回路に接続したパツド
上に信号を発生させることを要求されて、ライン
４０上に高論理レベル信号（「１」）が発生され
る。同時に、プロセツサは信号発生を要求され
て、ライン４２上に低論理レベル信号が発生され
る。
上述の開示を読んだ後では、当業者にとつて
は、本発明の基本思想に立脚して様々の変更や修
正をなすことの可能であることが明らかであろ
う。従つて、特許請求の範囲は本発明の範囲に含
まれるべきそれらの変更ならびに修正を含むよう
に解釈されるべきである。
は、本発明の基本思想に立脚して様々の変更や修
正をなすことの可能であることが明らかであろ
う。従つて、特許請求の範囲は本発明の範囲に含
まれるべきそれらの変更ならびに修正を含むよう
に解釈されるべきである。
第１図は、本発明に従う好適実施例の概略的ブ
ロツク回路図であつて、８個のセマフオ回路とそ
れらに付随するマルチプレクサ回路対を示してい
る。 （参照符号）、１０……セマフオ回路、１２…
…セマフオ回路、１４……マルチプレクサ回路、
１６……マルチプレクサ回路、２０，２２，２
４，２６……記憶要素、２８……調停器（回路）、
３０，３２，３４……ライン、４０，４２，４４
……ライン、５０，５２……NORゲート、５４，
５６……ライン、６０……インバータ、６４……
ライン、６６……インバータ、６８……ライン、
７０，７２，７４，７６……ライン、１００，１
０２……NANDゲート、１０４……デコータ、
１１０，１１２……ライン、１１４，１１８……
ライン、１２２，１２４，１２６……ライン、１
３０……ANDゲート、１３２……ライン、１４
０……バツフア、１４２……ライン、１５０，１
５２……マルチプレクサ、１５４……バツフア、
１６０，１６２，１６４，１６６……ライン、１
７０……NANDゲート、１７４……マルチプレ
クサ、１７６……バツフア、１８０……ライン、
１８６，１８８……ライン。
ロツク回路図であつて、８個のセマフオ回路とそ
れらに付随するマルチプレクサ回路対を示してい
る。 （参照符号）、１０……セマフオ回路、１２…
…セマフオ回路、１４……マルチプレクサ回路、
１６……マルチプレクサ回路、２０，２２，２
４，２６……記憶要素、２８……調停器（回路）、
３０，３２，３４……ライン、４０，４２，４４
……ライン、５０，５２……NORゲート、５４，
５６……ライン、６０……インバータ、６４……
ライン、６６……インバータ、６８……ライン、
７０，７２，７４，７６……ライン、１００，１
０２……NANDゲート、１０４……デコータ、
１１０，１１２……ライン、１１４，１１８……
ライン、１２２，１２４，１２６……ライン、１
３０……ANDゲート、１３２……ライン、１４
０……バツフア、１４２……ライン、１５０，１
５２……マルチプレクサ、１５４……バツフア、
１６０，１６２，１６４，１６６……ライン、１
７０……NANDゲート、１７４……マルチプレ
クサ、１７６……バツフア、１８０……ライン、
１８６，１８８……ライン。
Claims (1)
- 【特許請求の範囲】 １ セマフオ回路であつて： Ａ 外部で発生した第１のクロツク信号を受取る
ように接続するためのクロツク入力と、外部で
発生した第１のデータ入力信号を受取るように
接続するためのデータ入力であつて、リソース
の１つの使用が要求されている時、前記第１の
クロツク信号により指定される時刻において１
つの所定の状態を有し、かつ、前記リソースの
使用が放棄されている時、前記第１のクロツク
信号によつて指定される時刻においてもう１つ
の他の所定の状態を有する該データ入力と、出
力とを含む第１の記憶要素手段； Ｂ 外部で発生した第２のクロツク信号を受取る
ように接続するためのクロツク入力と、外部で
発生した第２のデータ入力信号を受取るように
接続するためのデータ入力であつて、前記リソ
ースの他の使用が要求されている時、前記第２
のクロツク信号により指定された時刻において
１つの所定の状態を有し、かつ、前記リソース
の使用が放棄されている時、前記第２のクロツ
ク信号により指定された時刻においてもう１つ
の所定の状態を有する前記データ入力と、出力
とを含む第２の記憶要素手段； Ｃ 前記第１の記憶要素手段の出力に結合された
第１の入力と、前記第２の記憶要素手段の出力
に結合された第２の入力と、第１の出力と、第
２の出力とを含む調停器手段； Ｄ 第１の結合手段； Ｅ 第２の結合手段； Ｆ 前記第１の結合手段によつて前記調停器手段
の前記第１の出力へ結合されたデータ入力と、
外部で発生した第３のクロツク信号を受取るよ
うに接続するためのクロツク入力と、第１のデ
ータ信号がそこに現われる出力であつて、該第
１のデータ信号は前記リソースの前記要求され
た１つの使用が認定される時、前記第４のクロ
ツク信号により指定された時刻に続いて１つの
所定の状態を有する該出力とを含む第３の記憶
要素手段； Ｇ 前記第２の結合手段によつて前記調停器手段
へ結合されるデータ入力と、外部で発生した第
４のクロツク信号を受取るように接続するため
のクロツク入力と、第２のデータ出力信号がそ
こに現われる出力であつて、前記リソースの前
記要求された他の使用が認定される時、前記第
４のクロツク信号によつて指定される時刻に続
いて１つの所定の状態を有する該出力とを含む
第４の記憶要素手段； を含んで成ることを特徴とするセマフオ回路。 ２ 特許請求の範囲第１項記載のセマフオ回路で
あつて；前記第１の記憶要素手段及び前記第２の
記憶要素手段がＤ型レジスタを含んでいることを
特徴とする前記セマフオ回路。 ３ 特許請求の範囲第１項記載のセマフオ回路で
あつて：前記調停器手段が、 前記第１の記憶要素手段の出力に結合された第
１の入力と、第２の入力と、前記第１の結合手段
によつて前記第３の記憶要素手段のデータ入力に
結合された出力とを有する第１のNORゲート手
段； 前記第２の記憶要素手段の出力に結合された第
１の入力と、前記第１のNORゲート手段のデー
タ出力に結合された第２の入力と、前記第１の
NORゲート手段の第２の入力に結合されるとと
もに、前記第２の結合手段によつて前記第４の記
憶手段のデータ入力にも結合されている出力とを
有する第２のNORゲート手段； を含むことを特徴とする前記のセマフオ回路。 ４ 特許請求の範囲第１項記載のセマフオ回路で
あつて；前記第１の結合手段は、前記調停器手段
の第１出力に結合された入力と、前記第３の記憶
要素手段のデータ入力に結合された出力とを有す
るインバータを含み、かつ、前記第２の結合手段
は、を前記調停器手段の第２の出力に結合された
入力と、前記第４の記憶要素のデータ入力に結合
された出力とを有するもう１つのインバータを含
むこと、を特徴とする前記のセマフオ回路。 ５ 特許請求の範囲第１項記載のセマフオ回路で
あつて、前記第３の記憶要素手段及び前記第４の
記憶要素手段の各々がラツチを含むことを特徴と
する前記セマフオ回路。 ６ セマフオ回路装置であつて： Ａ 外部で発生した第１の入力信号を受取るよう
に接続するための入力であつて、リソースの１
つの使用が要求されている時、１つの所定の状
態を有し、かつ、前記リソースの使用が放棄さ
れている時、もう１つの所定の状態を有する該
入力と、第１の出力信号がそこに現われる出力
であつて、前記の要求された前記リソースの１
つの使用が認定される時、１つの所定の状態を
有する該出力と、各々がデータ入力、第１のク
ロツク出力、第２のクロツク出力及びデータ出
力を有する少くとも２組の入力／出力とを含む
第１のマルチプレクサ； Ｂ 外部で発生した第２の入力信号を受取るよう
に接続するための入力であつて、前記リソース
のもう１つの使用が要求されている時、１つの
所定の状態を有し、かつ、前記リソースの使用
が放棄されている時、もう１つの所定の状態を
有する該入力と、第２の出力信号がそこに現わ
れる出力であつて、前記の要求された前記リソ
ースの他の使用が認定される時、１つの所定の
状態を有する該出力と、各各がデータ入力、第
１のクロツク出力、第２のクロツク出力及びデ
ータ出力を有する少くとも２組の入力／出力と
を含む第２のマルチプレクサ；及び Ｃ 各々前記第１のマルチプレクサの前記入力／
出力の前記組の対応する１つに接続され、か
つ、各々前記第２のマルチプレクサの前記入
力／出力の前記組の対応する１つに接続されて
いる、少くとも２つのセマフオ回路； を含んで成るセマフオ装置であつて：前記セマフ
オ回路の少くとも１つは、 前記第１のマルチプレクサにおける前記入
力／出力の前記組の前記対応する１つの前記
データ出力に接続されたデータ入力と、前記
第１のマルチプレクサにおける前記入力／出
力の前記組の対応する１つの前記第１のクロ
ツク出力に接続されたクロツク入力と、出力
とを有する、第１の記憶要素手段、 前記第２のマルチプレクサにおける前記入
力／出力の前記組の前記対応する１つの前記
データ出力に接続されたデータ入力と、前記
第２のマルチプレクサにおける前記入力／出
力の前記組の前記対応する１つの前記第１の
クロツク出力に接続されたクロツク入力と、
出力とを有する、第２の記憶要素手段、 前記第１の記憶要素手段の出力に結合され
た第１の入力と、前記第２の記憶手段の出力
に結合された第２の入力と、第１の出力と、
第２の出力とを有する調停器手段、 第１の結合手段、 第２の結合手段、 前記第１の結合手段により前記調停手段の
第１の出力に結合されたデータ入力と、前記
第１のマルチプレクサの前記入力／出力の前
記組の前記対応する１つの前記第２のクロツ
ク出力に接続されたクロツク入力と、前記第
１のマルチプレクサの前記入力／出力の前記
組の前記対応する１つの前記データ入力に接
続された出力とを有する第３の記憶要素手
段、及び、 前記第２の結合手段により前記調停器手段
の第２の出力に結合されたデータ入力と、前
記第２のマルチプレクサの前記入力／出力の
前記組の前記対応する１つの前記第２のクロ
ツク出力に接続されたクロツク入力と、前記
第２のマルチプレクサの前記入力／出力の前
記組の前記対応する１つの前記データ入力に
接続された出力とを有する第４の記憶手段、 を有するものであること；を特徴とする前記セマ
フオ回路装置。 ７ 特許請求の範囲第６項記載のセマフオ回路装
置であつて、前記第２のマルチプレクサは選択手
段を含んでおり、該選択手段は少くとも１つの外
部で発生したアドレス信号に応答し、かつ、前記
セマフオ回路の１つを選択するように動作するこ
と、を特徴とする前記セマフオ回路装置。 ８ 特許請求の範囲第７項記載のセマフオ回路装
置であつて、前記選択手段は前記セマフオ回路の
前記１つの前記第２の記憶要素手段の前記クロツ
ク入力に接続されており、かつ、前記選択手段は
さらに、前記セマフオ回路の前記１つが選択され
る時に、前記セマフオ回路の前記１つの前記第２
の記憶要素手段をクロツクするための信号を生じ
るように動作すること、を特徴とする前記セマフ
オ回路装置。 ９ 特許請求の範囲第７項記載のセマフオ回路装
置であつて、前記選択手段は前記セマフオ回路の
前記１つの前記第４の記憶要素手段の前記クロツ
ク入力に接続されており、かつ、前記選択手段は
さらに、前記セマフオ回路の前記１つが選ばれた
時に、前記セマフオ回路の前記１つの前記第４の
記憶要素手段をクロツクするための信号を生じる
ように動作すること、を特徴とする前記セマフオ
回路装置。 １０ 特許請求の範囲第６項記載のセマフオ回路
装置であつて、前記第２のマルチプレクサは、該
第２のマルチプレクサの外部に発生した信号を前
記セマフオ回路の前記１つの前記第２の記憶要素
手段の前記データ入力に結合するための手段を有
すること、を特徴とする前記セマフオ回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/908,302 US4780822A (en) | 1986-09-17 | 1986-09-17 | Semaphore circuit for shared memory cells |
| US908302 | 1986-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6389961A JPS6389961A (ja) | 1988-04-20 |
| JPH0542028B2 true JPH0542028B2 (ja) | 1993-06-25 |
Family
ID=25425556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62231999A Granted JPS6389961A (ja) | 1986-09-17 | 1987-09-16 | セマフォ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4780822A (ja) |
| EP (1) | EP0261497B1 (ja) |
| JP (1) | JPS6389961A (ja) |
| DE (1) | DE3786973T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2749819B2 (ja) * | 1987-10-26 | 1998-05-13 | 松下電工株式会社 | 共有メモリ制御方式 |
| US4928222A (en) * | 1988-10-31 | 1990-05-22 | International Business Machines Corporation | Enhanced semaphore architecture |
| US5669002A (en) * | 1990-06-28 | 1997-09-16 | Digital Equipment Corp. | Multi-processor resource locking mechanism with a lock register corresponding to each resource stored in common memory |
| US5196906A (en) * | 1990-06-29 | 1993-03-23 | Tma Technologies, Inc. | Modular scatterometer with interchangeable scanning heads |
| US5261106A (en) * | 1991-12-13 | 1993-11-09 | S-Mos Systems, Inc. | Semaphore bypass |
| US5448714A (en) * | 1992-01-02 | 1995-09-05 | Integrated Device Technology, Inc. | Sequential-access and random-access dual-port memory buffer |
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| US5440746A (en) * | 1992-11-06 | 1995-08-08 | Seiko Epson Corporation | System and method for synchronizing processors in a parallel processing environment |
| US5931923A (en) * | 1996-02-16 | 1999-08-03 | Advanced Micro Devices, Inc. | System for accessing control to a peripheral device utilizing a synchronization primitive within the peripheral device |
| US5869979A (en) | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
| KR100302924B1 (ko) * | 1996-12-20 | 2001-09-22 | 포만 제프리 엘 | 데이터통신장치 |
| US6212607B1 (en) | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
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| US9292533B2 (en) * | 2010-06-08 | 2016-03-22 | Dell Products L.P. | Systems and methods for improving storage efficiency in an information handling system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5837585B2 (ja) * | 1975-09-30 | 1983-08-17 | 株式会社東芝 | ケイサンキソウチ |
| JPS52130246A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Memory access control system |
| JPS547252A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | Program control system |
| JPS55150054A (en) * | 1979-05-11 | 1980-11-21 | Nissin Electric Co Ltd | Multi-computer system |
| US4380798A (en) * | 1980-09-15 | 1983-04-19 | Motorola, Inc. | Semaphore register including ownership bits |
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
| US4594657A (en) * | 1983-04-22 | 1986-06-10 | Motorola, Inc. | Semaphore for memory shared by two asynchronous microcomputers |
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-
1986
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1987
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| Publication number | Publication date |
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