JPH04140873A - マイクロプロセッサーシステム - Google Patents
マイクロプロセッサーシステムInfo
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- JPH04140873A JPH04140873A JP26440690A JP26440690A JPH04140873A JP H04140873 A JPH04140873 A JP H04140873A JP 26440690 A JP26440690 A JP 26440690A JP 26440690 A JP26440690 A JP 26440690A JP H04140873 A JPH04140873 A JP H04140873A
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- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000002093 peripheral effect Effects 0.000 claims description 75
- 238000010586 diagram Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロフロセッサーシステムに関し、特にア
クセスの競合を制御するマイクロプロセッサ−システム
に関する。
クセスの競合を制御するマイクロプロセッサ−システム
に関する。
従来、メモリに直接アクセスを９行なうマイクロフロセ
ッサーおよび周辺回路を持ったマイクロプロセッサ−シ
ステムは、マイクロフロセッサーのアクセスと周辺回路
のアクセスが同時に発生したとぎ、システムの構成上同
時に両方のアクセスを実行することができないため、ど
ちらかのアクセスを待機させ、他方のアクセスを実行し
ている。
ッサーおよび周辺回路を持ったマイクロプロセッサ−シ
ステムは、マイクロフロセッサーのアクセスと周辺回路
のアクセスが同時に発生したとぎ、システムの構成上同
時に両方のアクセスを実行することができないため、ど
ちらかのアクセスを待機させ、他方のアクセスを実行し
ている。
その後、アクセスの実行が終了すると、待機させていた
方のアクセスを実行するようにしている。
方のアクセスを実行するようにしている。
第７図はかかる従来の一例を示すマイクロプロセッサ−
システムのブロック図である 第７図に示すように、従来のマイクロプロセッサ−シス
テムは、バス７に接続された一フィクロプロセッサー１
および周辺回路２と２ ／＜スフに接続されマイクロフ
ロセッサ−１および周辺回路２からアクセスされるメモ
リ３Ａと、マイクロプロセッサ−１および周辺回路２か
らのアクセスをそれぞれアクセス制御信号Ｓ１およびＳ
２に基づき制御する調停回路４Ａとから構成さｈている
。
システムのブロック図である 第７図に示すように、従来のマイクロプロセッサ−シス
テムは、バス７に接続された一フィクロプロセッサー１
および周辺回路２と２ ／＜スフに接続されマイクロフ
ロセッサ−１および周辺回路２からアクセスされるメモ
リ３Ａと、マイクロプロセッサ−１および周辺回路２か
らのアクセスをそれぞれアクセス制御信号Ｓ１およびＳ
２に基づき制御する調停回路４Ａとから構成さｈている
。
かかるマイクロフロセッサー１と周辺回路２が同時にメ
モリ３にアクセスしたときの動作は、４通りあり、以下
にこれらの動作を説明する。
モリ３にアクセスしたときの動作は、４通りあり、以下
にこれらの動作を説明する。
第８図乃至第１１図はそれぞれ第７図に示すシステムの
動作例を説明するための動作状態図である。
動作例を説明するための動作状態図である。
第８図に示すように、この動作状態はマイクロフロセッ
サー１のライトアクセスと周辺回路２のリードアクセス
とが同時に発生した場合である。
サー１のライトアクセスと周辺回路２のリードアクセス
とが同時に発生した場合である。
この場合、調停回路４Ａは最初にアクセス制御信号Ｓ２
を送出してマイクロプロセッサ−１のライトアクセスを
待機させる一方、アクセス制御信号Ｓ１を送出して周辺
回路２のリードアクセスを実行させる。しかる後、周辺
回路２のメモリアクセスが終了すると、調停回路４Ａは
アクセス制御信号Ｓ１によりマイクロプロセッサ−１の
アクセスを実行する。尚、このときは周辺回路２が待機
状態になる。
を送出してマイクロプロセッサ−１のライトアクセスを
待機させる一方、アクセス制御信号Ｓ１を送出して周辺
回路２のリードアクセスを実行させる。しかる後、周辺
回路２のメモリアクセスが終了すると、調停回路４Ａは
アクセス制御信号Ｓ１によりマイクロプロセッサ−１の
アクセスを実行する。尚、このときは周辺回路２が待機
状態になる。
次に、第９図に示すように、この動作状態はマイクロプ
ロセッサ−１のライトアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４Ａはアクセス制御信号Ｓ２を介してマイク
ロフロセッサー１のアクセスを待機状態にしておき、ア
クセス制御信号Ｓ１を通して周辺回路２のアクセスを実
行させる。しかる後、調停回路４は制御信号Ｓ２を通し
てマイクロフロセッサー１のアクセスを実行する。
ロセッサ−１のライトアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４Ａはアクセス制御信号Ｓ２を介してマイク
ロフロセッサー１のアクセスを待機状態にしておき、ア
クセス制御信号Ｓ１を通して周辺回路２のアクセスを実
行させる。しかる後、調停回路４は制御信号Ｓ２を通し
てマイクロフロセッサー１のアクセスを実行する。
次に、第１０図に示すように、この動作状態はマイクロ
フロセッサー１のリードアクセスと周辺回路２のライト
アクセスとが同時に発生した場合である。この場合、最
初に調停回路４Ａはアクセス制御信号Ｓ２を通してマイ
クロプロセッサ−１のアクセスを待機状態にする一方、
アクセス制御信号Ｓｌを通して周辺回路２のアクセスを
実行させる。しかる後、調停回路４Ａはアクセス制御信
号Ｓ２を通してマイクロプロセッサ−１のアクセスを実
行する。
フロセッサー１のリードアクセスと周辺回路２のライト
アクセスとが同時に発生した場合である。この場合、最
初に調停回路４Ａはアクセス制御信号Ｓ２を通してマイ
クロプロセッサ−１のアクセスを待機状態にする一方、
アクセス制御信号Ｓｌを通して周辺回路２のアクセスを
実行させる。しかる後、調停回路４Ａはアクセス制御信
号Ｓ２を通してマイクロプロセッサ−１のアクセスを実
行する。
更に、第１１図に示すように、この動作状態はマイクロ
フロセッサー１のリードアクセスと周辺回路２のリード
アクセスとが同時に発生したＳ合である。この場合、最
初に調停回路４Ａはアクセス制御信号Ｓ２を通してマイ
クロフロセッサー１のアクセスを待機状態にするととも
に、アクセス制御信号Ｓ１を通して周辺回路２のアクセ
スを実行させる。しかる後、調停回路４Ａはアクセス制
御信号Ｓ２を通してマイクロプロセッサ−１のアクセス
を実行する。
フロセッサー１のリードアクセスと周辺回路２のリード
アクセスとが同時に発生したＳ合である。この場合、最
初に調停回路４Ａはアクセス制御信号Ｓ２を通してマイ
クロフロセッサー１のアクセスを待機状態にするととも
に、アクセス制御信号Ｓ１を通して周辺回路２のアクセ
スを実行させる。しかる後、調停回路４Ａはアクセス制
御信号Ｓ２を通してマイクロプロセッサ−１のアクセス
を実行する。
要するに、従来のマイクロフロセッサーシステムは、マ
イクロプロセッサ−１と周辺回路２のメモリ３に対して
のアクセスが同時に発生したとき、マイクロフロセッサ
ー１のアクセスを周辺回路２のアクセスが終了するまで
待機させなければならないので、マイクロフロセッサー
１の実行速度が低下する。
イクロプロセッサ−１と周辺回路２のメモリ３に対して
のアクセスが同時に発生したとき、マイクロフロセッサ
ー１のアクセスを周辺回路２のアクセスが終了するまで
待機させなければならないので、マイクロフロセッサー
１の実行速度が低下する。
上述した従来の周辺回路を有するマイクロフロセッサー
システムは、マイクロフロセッサーと周辺回路のアクセ
スが同時に発生すると、一方のアクセスは他方のアクセ
スが終了するまで待機させられる。従って、全体のリー
ド・アクセス時間が長くなり、待機させられた方の性能
が低下するという欠点がある。
システムは、マイクロフロセッサーと周辺回路のアクセ
スが同時に発生すると、一方のアクセスは他方のアクセ
スが終了するまで待機させられる。従って、全体のリー
ド・アクセス時間が長くなり、待機させられた方の性能
が低下するという欠点がある。
本発明の目的は、かかるマイクロプロセッサ−と周辺回
路とからのリード・アクセスが同時に発生しても、リー
ド・アクセス時間を長くすることなく性能も低下しない
マイクロプロセッサ−システムを提供することにある。
路とからのリード・アクセスが同時に発生しても、リー
ド・アクセス時間を長くすることなく性能も低下しない
マイクロプロセッサ−システムを提供することにある。
本発明のマイクロプロセッサ−システムは、それぞれ第
一および第二のバスに接続されるマイクロプロセッサ−
および周辺回路と、前記第一および第二のバスにそれぞ
れ接続され且つ同じアドレス空間に配置される主メモリ
および副メモリと、前記第一および第二のバスの分離接
続を行う切替回路と、前記マイクロプロセッサ−および
前記周辺回路からのアクセス要求を受けとりアクセスの
制御を行なう調停回路とを備え、前記アクセス要求が前
記主メモリあるいは副メモリへの書き込みのときは前記
切替回路により前記第一および第二のバスを接続状態に
し、前記主メモリあるいは副メモリからの読み出しのと
きは前記第一および第二のバスを分離状態にするように
構成される。
一および第二のバスに接続されるマイクロプロセッサ−
および周辺回路と、前記第一および第二のバスにそれぞ
れ接続され且つ同じアドレス空間に配置される主メモリ
および副メモリと、前記第一および第二のバスの分離接
続を行う切替回路と、前記マイクロプロセッサ−および
前記周辺回路からのアクセス要求を受けとりアクセスの
制御を行なう調停回路とを備え、前記アクセス要求が前
記主メモリあるいは副メモリへの書き込みのときは前記
切替回路により前記第一および第二のバスを接続状態に
し、前記主メモリあるいは副メモリからの読み出しのと
きは前記第一および第二のバスを分離状態にするように
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すマイクロプロセッサ−
システムのブロック図である。
システムのブロック図である。
第１図に示すように、本実施例は二つに分割されたバス
７と、それぞれのバス７に接続されるマイクロプロセッ
サ−１および周辺回路２と、それぞれのバス７に接続さ
れた主メモリ３および副メモリ５と、マイクロプロセッ
サ−１と周辺回路２のアクセス要求を受けるとバス７を
分離し且つマイクロプロセッサ−１と周辺回路２のアク
セス制御を行なう調停回路４と、調停回路４によりバス
７の分離接続を行う切替回路６とを有している。
７と、それぞれのバス７に接続されるマイクロプロセッ
サ−１および周辺回路２と、それぞれのバス７に接続さ
れた主メモリ３および副メモリ５と、マイクロプロセッ
サ−１と周辺回路２のアクセス要求を受けるとバス７を
分離し且つマイクロプロセッサ−１と周辺回路２のアク
セス制御を行なう調停回路４と、調停回路４によりバス
７の分離接続を行う切替回路６とを有している。
信号Ｓｌは周辺回路２のアクセスを制御する信号、信号
Ｓ２はマイクロフロセッサー１のアクセスを制御する信
号であり、さらに信号Ｓ３はバス７の分離接続を制御す
る信号である。しかも、副メモリ５は主メモリ３と同じ
アドレス空間に配置され、常に主メモリ３と同じデータ
を有している。更に、バス７が切替回路６により接続さ
れたときは、マイクロプロセッサ−１と主メモリ３と副
メモリ５および周辺回路２とを結ぶ一つのバスになり、
逆に切替回路６によりバス７が分離されたときは、マイ
クロプロセッサ−１と主メモリ３を結ぶバスと、周辺回
路２と副メモリ５を結ぶバスとの二つに分離される。
Ｓ２はマイクロフロセッサー１のアクセスを制御する信
号であり、さらに信号Ｓ３はバス７の分離接続を制御す
る信号である。しかも、副メモリ５は主メモリ３と同じ
アドレス空間に配置され、常に主メモリ３と同じデータ
を有している。更に、バス７が切替回路６により接続さ
れたときは、マイクロプロセッサ−１と主メモリ３と副
メモリ５および周辺回路２とを結ぶ一つのバスになり、
逆に切替回路６によりバス７が分離されたときは、マイ
クロプロセッサ−１と主メモリ３を結ぶバスと、周辺回
路２と副メモリ５を結ぶバスとの二つに分離される。
本実施例では、マイク四プロセッサー１と周辺回路２と
のライト・アクセスは、主メモリ３および副メモリ５に
対して同時に行われる。また、マイクロフロセッサ−１
のリード・アクセスは主メモリ３に対してのみ行われ、
周辺回路２のリード・アクセスは副メモリ５に対しての
み行われる。
のライト・アクセスは、主メモリ３および副メモリ５に
対して同時に行われる。また、マイクロフロセッサ−１
のリード・アクセスは主メモリ３に対してのみ行われ、
周辺回路２のリード・アクセスは副メモリ５に対しての
み行われる。
マイクロフロセッサー１と周辺回路２が同時に主メモリ
３にアクセスしたときの動作は４通りあり、以下にこの
動作について説明する。
３にアクセスしたときの動作は４通りあり、以下にこの
動作について説明する。
第２図乃至第５図はそれぞれ第１図に示すシステムの動
作例を説明するための動作状態図である。
作例を説明するための動作状態図である。
第２図に示すように、この動作状態はマイクロプロセッ
サ−１のライトアクセスと周辺回路２のリードアクセス
とが同時に発生した場合である。
サ−１のライトアクセスと周辺回路２のリードアクセス
とが同時に発生した場合である。
この場合、最初に調停回路４はアクセス制御信号Ｓ２を
通して、マイクロプロセッサ−１のアクセスを待機状態
にしておき、バス分離接続制御信号Ｓ３により切替回路
６を開けるとともに、アクセス制御信号Ｓ１を通して周
辺回路２のアクセスを実行させる。すなわち、バス７は
切替回路６により周辺回路２と副メモリ５を結ぶバスお
よびマイクロプロセッサ−１と主メモリ３を結ぶバスに
分離された状態になっている。しかる後、調停回路４は
バス分離接続制御信号Ｓ３により切替回路６を閉じると
ともに、アクセス制御信号Ｓ２を通してマイクロフロセ
ッサー１のアクセスを実行する。
通して、マイクロプロセッサ−１のアクセスを待機状態
にしておき、バス分離接続制御信号Ｓ３により切替回路
６を開けるとともに、アクセス制御信号Ｓ１を通して周
辺回路２のアクセスを実行させる。すなわち、バス７は
切替回路６により周辺回路２と副メモリ５を結ぶバスお
よびマイクロプロセッサ−１と主メモリ３を結ぶバスに
分離された状態になっている。しかる後、調停回路４は
バス分離接続制御信号Ｓ３により切替回路６を閉じると
ともに、アクセス制御信号Ｓ２を通してマイクロフロセ
ッサー１のアクセスを実行する。
この時のバス７は、切替回路６によりマイクロプロセッ
サ−１と主メモリ３と副メモリ５と調停回路２とを結ぶ
一つのバスの状態になっている。
サ−１と主メモリ３と副メモリ５と調停回路２とを結ぶ
一つのバスの状態になっている。
次に、第３図に示すように、この動作状態はマイクロプ
ロセッサ−１のライトアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４はアクセス制御信号Ｓ２を通してマイクロ
プロセッサ−１のアクセスを待機状態にするとともに、
バス分離接続制御信号Ｓ３により切替回路６を閉じ、ア
クセス制御信号Ｓ１により周辺回路２のアクセスを実行
させる。この時のバス７は、切替回路６によりマイクロ
プロセッサ−１と主メモリ３と副メモリ５と周辺回路２
とを結ぶ一つのバスの状態になっている。しかる後、調
停回路４はバス分離接続制御信号Ｓ３により切替回路６
を閉じ、アクセス制御信号Ｓ２を通してマイクロフロセ
ッサー１のアクセスを実行する。この時のバス７は、切
替回路６によりマイクロフロセッサー１と主メモリ３と
副メモリ５と周辺回路２とを結ぶ一つのバスの状態にな
っている。
ロセッサ−１のライトアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４はアクセス制御信号Ｓ２を通してマイクロ
プロセッサ−１のアクセスを待機状態にするとともに、
バス分離接続制御信号Ｓ３により切替回路６を閉じ、ア
クセス制御信号Ｓ１により周辺回路２のアクセスを実行
させる。この時のバス７は、切替回路６によりマイクロ
プロセッサ−１と主メモリ３と副メモリ５と周辺回路２
とを結ぶ一つのバスの状態になっている。しかる後、調
停回路４はバス分離接続制御信号Ｓ３により切替回路６
を閉じ、アクセス制御信号Ｓ２を通してマイクロフロセ
ッサー１のアクセスを実行する。この時のバス７は、切
替回路６によりマイクロフロセッサー１と主メモリ３と
副メモリ５と周辺回路２とを結ぶ一つのバスの状態にな
っている。
次に、第４図に示すように、この動作状態はマイクロプ
ロセッサ−１のリードアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４はアクセス制御信号Ｓ２を通してマイクロ
フロセッサー１のアクセスを待機状態にしておき、バス
分離接続制御信号Ｓ３により切替回路６を閉じるととも
にアクセス制御信号Ｓｌにより周辺回路２のアクセスを
実行させる。この時バス７は、切替回路６によりマイク
ロプロセッサ−１と主メモリ３と副メモリ５と周辺回路
２とを結ぶ一つのバスの状態になっている。しかる後、
調停回路４は切替回路６を開け、マイクロプロセッサ−
１のアクセスを実行する。この時のバス７は、切替回路
６により分離された状態になっている。
ロセッサ−１のリードアクセスと周辺回路２のライトア
クセスとが同時に発生した場合である。この場合、最初
に調停回路４はアクセス制御信号Ｓ２を通してマイクロ
フロセッサー１のアクセスを待機状態にしておき、バス
分離接続制御信号Ｓ３により切替回路６を閉じるととも
にアクセス制御信号Ｓｌにより周辺回路２のアクセスを
実行させる。この時バス７は、切替回路６によりマイク
ロプロセッサ−１と主メモリ３と副メモリ５と周辺回路
２とを結ぶ一つのバスの状態になっている。しかる後、
調停回路４は切替回路６を開け、マイクロプロセッサ−
１のアクセスを実行する。この時のバス７は、切替回路
６により分離された状態になっている。
最後１・こ、第５図に示すように、この動作状態はマ・
イクロフロセッサ−１のリードアクセスと周辺回路２の
リードアクセスとが同時に発生した場合である。この場
合、調停回路４は切替回路６を開け、アクセス制御信号
Ｓｌ、Ｓ２それぞれにより−ｒイクｏ−ｊロセッナー１
と周辺回路２のアクセスを同時に実行させることが６来
る。この時バス７は、切替回路６により分離された状態
になっている。このため、アクセス回数は一回になる。
イクロフロセッサ−１のリードアクセスと周辺回路２の
リードアクセスとが同時に発生した場合である。この場
合、調停回路４は切替回路６を開け、アクセス制御信号
Ｓｌ、Ｓ２それぞれにより−ｒイクｏ−ｊロセッナー１
と周辺回路２のアクセスを同時に実行させることが６来
る。この時バス７は、切替回路６により分離された状態
になっている。このため、アクセス回数は一回になる。
上述したように、本実施例のマイクロプロセッサ−シス
テムは、マイクロフロセッサー１と周辺回路２のリード
アクセスが同時に発生した場合、どちらも待機させずに
アクセスすることが可能になる。
テムは、マイクロフロセッサー１と周辺回路２のリード
アクセスが同時に発生した場合、どちらも待機させずに
アクセスすることが可能になる。
第６図は第１図に示す調停回路の具体的構成図である。
第６図に示すように、この調停回路は論理積回路（ＡＮ
Ｄゲート）Ａ１〜Ａ６と、論理積出力反転回路（ＮＡＮ
Ｄゲート）Ｎｌ−Ｎ３と、論理反転回路（インバータ）
Ｉｌ、Ｉ２と、論理和回路（０’Ｒゲート）０１〜ｏ３
と、Ｄ型７ ｊＪ ツブフロップ回路ＦＦＩ〜ＦＦ３と
から構成さハている。
Ｄゲート）Ａ１〜Ａ６と、論理積出力反転回路（ＮＡＮ
Ｄゲート）Ｎｌ−Ｎ３と、論理反転回路（インバータ）
Ｉｌ、Ｉ２と、論理和回路（０’Ｒゲート）０１〜ｏ３
と、Ｄ型７ ｊＪ ツブフロップ回路ＦＦＩ〜ＦＦ３と
から構成さハている。
この調停回路は、周辺回路２がアクセス要求を１−だ場
合アクティブ（アクティブＨ工ＧＨ）になるＰＲＥＱ信
号と周辺回路２がリード・アクセス要求をした場合アク
ティブになるＰ ＲＥ Ａ Ｄ信号と周辺回路２がライ
ト・アクセス要求をした場合アクティブになるＰＷＲＩ
ＴＥ信号と調停回路４が周辺回路２のアクセスを許可し
た場合にアクティブになるＰＡＫ信号とを含んだアクセ
ス制御信号Ｓ１と、７フイクロプロセツサー１がアクセ
ス要求をした場合にアクティブになるＭＲＥＱ信号とマ
イクロプロセッサ−１がリード・アクセス要求をした場
合にアクティブになるＭＲＩＴＥ信号とマイクロフロセ
ッサー１がライト・アクセス要求をした場合アクティブ
になるＭＲＥＡＤ信号と調停回路４がマイクロフロセッ
サー１のアクセスを許可した場合アクティブになるＭＡ
Ｋ信号とを含んだアクセス制御信号Ｓ２と、マイクロプ
ロセッサ−１および周辺回路２のどちらがかライト・ア
クセスを実行する場合アクティブになるＣＬＯ８Ｅ信号
を含んだバス分離接続制御信号ｓ３とが入出力される。
合アクティブ（アクティブＨ工ＧＨ）になるＰＲＥＱ信
号と周辺回路２がリード・アクセス要求をした場合アク
ティブになるＰ ＲＥ Ａ Ｄ信号と周辺回路２がライ
ト・アクセス要求をした場合アクティブになるＰＷＲＩ
ＴＥ信号と調停回路４が周辺回路２のアクセスを許可し
た場合にアクティブになるＰＡＫ信号とを含んだアクセ
ス制御信号Ｓ１と、７フイクロプロセツサー１がアクセ
ス要求をした場合にアクティブになるＭＲＥＱ信号とマ
イクロプロセッサ−１がリード・アクセス要求をした場
合にアクティブになるＭＲＩＴＥ信号とマイクロフロセ
ッサー１がライト・アクセス要求をした場合アクティブ
になるＭＲＥＡＤ信号と調停回路４がマイクロフロセッ
サー１のアクセスを許可した場合アクティブになるＭＡ
Ｋ信号とを含んだアクセス制御信号Ｓ２と、マイクロプ
ロセッサ−１および周辺回路２のどちらがかライト・ア
クセスを実行する場合アクティブになるＣＬＯ８Ｅ信号
を含んだバス分離接続制御信号ｓ３とが入出力される。
まず、ＰＲＥＱ信号およびＰＲＥＡＤ信号のレベルがＨ
ＩＧＨの時、すなわち周辺回路２がリード・アクセスを
要求している場合、ＡＮＤゲートＡ Ｉは出力をＥＩＩ
ＧＨにする。また、ＮＡＮＤケートＮ１は、ＰＲＥＱ信
号オヨびＰＷＲＩＴＥ信号のレベルがＨＩＧＨで且つＭ
ＡＲ信号のレベルがＬＯＷの時、つまり周辺回路２がラ
イト・アクセスを要求し且つマイクロプロセッサ−１が
アクセス中で無い場合、出方をＬＯＷにする。また、Ａ
ＮＤゲー）Ａ２はＭＲＥＱ信号オヨびＭＷＲＩＴＥ信号
のレベルがＨＩＧＨの時、つまりマイクロフロセッサー
１がライト・アクセスを要求している場合、出力をＨＩ
ＧＨにする。ＮＡＮＤゲー）Ｎ３はＭＡＫ信号およびＡ
ＮＤゲー）Ａ２の出力のレベルが１：（ＩＧＦＨの時、
つまりマイクｏ ７’ 。
ＩＧＨの時、すなわち周辺回路２がリード・アクセスを
要求している場合、ＡＮＤゲートＡ Ｉは出力をＥＩＩ
ＧＨにする。また、ＮＡＮＤケートＮ１は、ＰＲＥＱ信
号オヨびＰＷＲＩＴＥ信号のレベルがＨＩＧＨで且つＭ
ＡＲ信号のレベルがＬＯＷの時、つまり周辺回路２がラ
イト・アクセスを要求し且つマイクロプロセッサ−１が
アクセス中で無い場合、出方をＬＯＷにする。また、Ａ
ＮＤゲー）Ａ２はＭＲＥＱ信号オヨびＭＷＲＩＴＥ信号
のレベルがＨＩＧＨの時、つまりマイクロフロセッサー
１がライト・アクセスを要求している場合、出力をＨＩ
ＧＨにする。ＮＡＮＤゲー）Ｎ３はＭＡＫ信号およびＡ
ＮＤゲー）Ａ２の出力のレベルが１：（ＩＧＦＨの時、
つまりマイクｏ ７’ 。
セッサーｌがライト・アクセスを実行中の場合、出力の
レベルなＬＯＷにする。ＡＮＤゲー）Ａ４はＡＮＤゲー
トＡ１およびＮＡＮＤゲートＮ３の出力がＨＩＧＨの時
、つまり周辺回路２がリード・アクセスを要求し且つマ
イクロプロセッサ−１がライト・アクセスを実行中でな
い場合、出力のレベルをＨＩＧＨにする。また、ＯＲゲ
ー）・０１はＡＮＤゲートＡ４またはインバータエ２の
出力のレベルがＨＩＧＨの時、つまり周辺回路２がリー
ド・アクセスを要求し且つマイクロフロセッサー１がラ
イト・アクセスを実行中でない時、または周辺回路２が
ライト・アクセスを要求し且つマイクロプロセッサ−１
がアクセス実行中で無い時、出力のレベルをＨＩＧＨに
する。このＯＲゲー１−０１の出力がＤ型フリップフロ
ップＦＦＩに入力され、ＣＬＯＣＫ （クロック）信号
で切ったものがＰＡＫ信号となる。
レベルなＬＯＷにする。ＡＮＤゲー）Ａ４はＡＮＤゲー
トＡ１およびＮＡＮＤゲートＮ３の出力がＨＩＧＨの時
、つまり周辺回路２がリード・アクセスを要求し且つマ
イクロプロセッサ−１がライト・アクセスを実行中でな
い場合、出力のレベルをＨＩＧＨにする。また、ＯＲゲ
ー）・０１はＡＮＤゲートＡ４またはインバータエ２の
出力のレベルがＨＩＧＨの時、つまり周辺回路２がリー
ド・アクセスを要求し且つマイクロフロセッサー１がラ
イト・アクセスを実行中でない時、または周辺回路２が
ライト・アクセスを要求し且つマイクロプロセッサ−１
がアクセス実行中で無い時、出力のレベルをＨＩＧＨに
する。このＯＲゲー１−０１の出力がＤ型フリップフロ
ップＦＦＩに入力され、ＣＬＯＣＫ （クロック）信号
で切ったものがＰＡＫ信号となる。
次に、ＡＮＤゲートＡ３はＭＲＥＱ信号およびＭＲＥＡ
Ｄ信号のレベルがＨＩＧＨの時、つまりマイクロプロセ
ッサ−１がリード・アクセスを要求し、ている場合、出
力のレベルをＨＩＧＨにする５、また、ＮＡＮＤゲー）
Ｎ２はＰＲＥＱ信号およびインバータエ１のレベルがＨ
ＩＧＨの時、つまり周辺回路２がアクセスを要求し且つ
マイクロフロセッサー１がアクセスを実行中でない場合
、圧力のレベルをＬＯＷにする。ＡＮＤゲー）Ａ５はＮ
ＡＮＤゲートＮ１とＡＮＤゲートＡ３の出力のレベルが
ＨＩＧＨの時、つまり周辺回路２がライト・アクセスを
要求していないかまたはマイクロプロセッサ−１がアク
セス実行中であるかのどちらかで、且つマイクロフロセ
ッサー１がリード・アクセスを要求している場合、出力
のレベルをＨＩＧＨにする。また、ＡＮＤｙ−トＡ６は
ＡＮＤゲートＡ２とＮＡＮＤゲートＮ２の出力のレベル
がＨＩＧＨの時、つまり周辺回路２がアクセスの要求を
出していないかまたはマイクロフロセッサ−１がアクセ
スを実行中であるかのどちらかで、且つマイクロプロセ
ッサ−１がライト・アクセス要求中である場合、出力の
レヘ゛ルをＨＩＧＨにする。更に、ＯＲゲート０３はＡ
ＮＤゲー）Ａ５またはＡ６の出力のレベルがＨＩＧＨの
時、つまりマイクロプロセッサ−１がアクセス実行中で
且つマイクロプロセッサ−１がアクセスを要求している
かまたは周辺回路２がアクセスの要求を出さず且つマイ
クロフロセッサー１がライト・アクセスを要求中である
場合、または周辺回路２がラ−ｒ ト・アクセスの要求
を出さず且つマイクロフロセッサ−１がリード・アクセ
スを要求中である場合、出力のレベルをＨＩＧＨにする
。このＯＲゲート０３の１［ＪはＤ−フリップフロップ
ＦＦ３に入力され、クロック信号で切ったものがＭＡＫ
信号になる。
Ｄ信号のレベルがＨＩＧＨの時、つまりマイクロプロセ
ッサ−１がリード・アクセスを要求し、ている場合、出
力のレベルをＨＩＧＨにする５、また、ＮＡＮＤゲー）
Ｎ２はＰＲＥＱ信号およびインバータエ１のレベルがＨ
ＩＧＨの時、つまり周辺回路２がアクセスを要求し且つ
マイクロフロセッサー１がアクセスを実行中でない場合
、圧力のレベルをＬＯＷにする。ＡＮＤゲー）Ａ５はＮ
ＡＮＤゲートＮ１とＡＮＤゲートＡ３の出力のレベルが
ＨＩＧＨの時、つまり周辺回路２がライト・アクセスを
要求していないかまたはマイクロプロセッサ−１がアク
セス実行中であるかのどちらかで、且つマイクロフロセ
ッサー１がリード・アクセスを要求している場合、出力
のレベルをＨＩＧＨにする。また、ＡＮＤｙ−トＡ６は
ＡＮＤゲートＡ２とＮＡＮＤゲートＮ２の出力のレベル
がＨＩＧＨの時、つまり周辺回路２がアクセスの要求を
出していないかまたはマイクロフロセッサ−１がアクセ
スを実行中であるかのどちらかで、且つマイクロプロセ
ッサ−１がライト・アクセス要求中である場合、出力の
レヘ゛ルをＨＩＧＨにする。更に、ＯＲゲート０３はＡ
ＮＤゲー）Ａ５またはＡ６の出力のレベルがＨＩＧＨの
時、つまりマイクロプロセッサ−１がアクセス実行中で
且つマイクロプロセッサ−１がアクセスを要求している
かまたは周辺回路２がアクセスの要求を出さず且つマイ
クロフロセッサー１がライト・アクセスを要求中である
場合、または周辺回路２がラ−ｒ ト・アクセスの要求
を出さず且つマイクロフロセッサ−１がリード・アクセ
スを要求中である場合、出力のレベルをＨＩＧＨにする
。このＯＲゲート０３の１［ＪはＤ−フリップフロップ
ＦＦ３に入力され、クロック信号で切ったものがＭＡＫ
信号になる。
更に、ＯＲゲート０２は、ＰＷＲＩＴＥ信号またはＭＷ
ＲＩＴＥ信号のレベルがＨＩＧＨの時、つｔ’）マイク
ロフロセッサー１または周辺回路２のどちらかがライト
・アクセスをした場合、出力のレベルをＨＩＧＨにする
。このＯＲゲート０２の出力はＦＦ２に入力され、クロ
ック信号で切ったものがＣＬＯ８Ｅ信号となる。
ＲＩＴＥ信号のレベルがＨＩＧＨの時、つｔ’）マイク
ロフロセッサー１または周辺回路２のどちらかがライト
・アクセスをした場合、出力のレベルをＨＩＧＨにする
。このＯＲゲート０２の出力はＦＦ２に入力され、クロ
ック信号で切ったものがＣＬＯ８Ｅ信号となる。
要するに、調停回路４は、ＰＲＥＱ、ＰＲＥＡＤ。
ＰＡＫ信号により構成されているアクセス制御信号Ｓ１
を周辺回路２との間でやりとりし、またＭＲＥＱ、ＭＲ
ＥＡＤ、ＭＡＫ信号により構成されているアクセス制御
信号Ｓ２をマイクロプロセッサ−１との間で送受信する
ことにより、周辺回路２がリード・アクセスを要求し且
つマイクロフロセッサ−１がう・イト・アクセスを実行
中でない場合、または周辺回路２がライト・アクセスを
要求し且つマイクロフロセッサー１がアクセス実行中で
無い場合に、周辺回路２のアクセスを許可する。更に、
マイクロプロセッサ−１がアクセス実行中で且つマイク
ロフロセッサーｌがアクセスを要求している場合、また
は周辺回路２からのアクセス要求がなく且つマイクロフ
ロセッサ−１がライト・アクセスを要求中である場合、
または周辺回路２からのライト・アクセフ要求がなく且
つマイクロプロセッサ−１がリード・アクセスを要求中
である場合に、マイクロプロセッサ−１のアクセス実行
中する。また、マイクロフロセッサー１または周辺回路
２のどちらかがライト・アクセスをした場合に切換え回
路６を閉じることが出来る。
を周辺回路２との間でやりとりし、またＭＲＥＱ、ＭＲ
ＥＡＤ、ＭＡＫ信号により構成されているアクセス制御
信号Ｓ２をマイクロプロセッサ−１との間で送受信する
ことにより、周辺回路２がリード・アクセスを要求し且
つマイクロフロセッサ−１がう・イト・アクセスを実行
中でない場合、または周辺回路２がライト・アクセスを
要求し且つマイクロフロセッサー１がアクセス実行中で
無い場合に、周辺回路２のアクセスを許可する。更に、
マイクロプロセッサ−１がアクセス実行中で且つマイク
ロフロセッサーｌがアクセスを要求している場合、また
は周辺回路２からのアクセス要求がなく且つマイクロフ
ロセッサ−１がライト・アクセスを要求中である場合、
または周辺回路２からのライト・アクセフ要求がなく且
つマイクロプロセッサ−１がリード・アクセスを要求中
である場合に、マイクロプロセッサ−１のアクセス実行
中する。また、マイクロフロセッサー１または周辺回路
２のどちらかがライト・アクセスをした場合に切換え回
路６を閉じることが出来る。
以上に説明したように、本発明のマイクロプロセッサ−
システムは、周辺回路およびマイクロプロセッサ−の動
作を調停する調停回路と、バスの分離接続を行なう切替
回路と、前記切替回路を挟んでバスに接続される複数の
メモリとを設けることにより、バスを分離してマイクロ
プロセッサ−と周辺回路からのリード・アクセスを同時
に実行できるので、全体のリード・アクセス時間を短く
し且つ全体の性能を向上させることができるという効果
がある。
システムは、周辺回路およびマイクロプロセッサ−の動
作を調停する調停回路と、バスの分離接続を行なう切替
回路と、前記切替回路を挟んでバスに接続される複数の
メモリとを設けることにより、バスを分離してマイクロ
プロセッサ−と周辺回路からのリード・アクセスを同時
に実行できるので、全体のリード・アクセス時間を短く
し且つ全体の性能を向上させることができるという効果
がある。
第１図は本発明の一実施例を示すマイクロフロセッサー
システムのブロック図、第２図乃至第５図はそれぞれ第
１図に示すシステムの動作例を説明する動作状態図、第
６図は第１図に示す調停回路の具体的構成図、第７図は
従来の一例を示すマイクロプロセッサ−システムのブロ
ック図、第８図乃至第１１図はそれぞれ第７図に示すシ
ステムの動作例を説明するための動作状態図である。 １・・・・・・マイクロプロセッサー ２・・・・・・
周辺回路、３・・・・・・主メモリ、４・・・・・調停
回路、５・・・・・・副メモリ、６・・・・・切替回路
、７・・・・・・バス、Ｓｌ、Ｓ２・・・・・アクセス
制御信号、ｓ３・・・・・・バス分離接続制御信号、Ａ
ｌ〜Ａ６・・・・・論理積回路（ＡＮＤ）、Ｎ１〜Ｎ３
・・・・・・論理積圧力反転回路（ＮＡＮＤ）、ＩＩ、
Ｉ２・・・・・論理反転回路（インバータ）、０１〜０
３・・・・・・論理利口路（ＯＲ）、ＦＦｌ−ＦＦ３・
・・・・・Ｄ−フリップフロップ回路。 代理人 弁理士 内 原 晋 見 図 声 ？ 図 図 声 図 ム 夷 図 力 図 見 図 見 図
システムのブロック図、第２図乃至第５図はそれぞれ第
１図に示すシステムの動作例を説明する動作状態図、第
６図は第１図に示す調停回路の具体的構成図、第７図は
従来の一例を示すマイクロプロセッサ−システムのブロ
ック図、第８図乃至第１１図はそれぞれ第７図に示すシ
ステムの動作例を説明するための動作状態図である。 １・・・・・・マイクロプロセッサー ２・・・・・・
周辺回路、３・・・・・・主メモリ、４・・・・・調停
回路、５・・・・・・副メモリ、６・・・・・切替回路
、７・・・・・・バス、Ｓｌ、Ｓ２・・・・・アクセス
制御信号、ｓ３・・・・・・バス分離接続制御信号、Ａ
ｌ〜Ａ６・・・・・論理積回路（ＡＮＤ）、Ｎ１〜Ｎ３
・・・・・・論理積圧力反転回路（ＮＡＮＤ）、ＩＩ、
Ｉ２・・・・・論理反転回路（インバータ）、０１〜０
３・・・・・・論理利口路（ＯＲ）、ＦＦｌ−ＦＦ３・
・・・・・Ｄ−フリップフロップ回路。 代理人 弁理士 内 原 晋 見 図 声 ？ 図 図 声 図 ム 夷 図 力 図 見 図 見 図
Claims (1)
- それぞれ第一および第二のバスに接続されるマイクロプ
ロセッサーおよび周辺回路と、前記第一および第二のバ
スにそれぞれ接続され且つ同じアドレス空間に配置され
る主メモリおよび副メモリと、前記第一および第二のバ
スの分離接続を行う切替回路と、前記マイクロプロセッ
サーおよび前記周辺回路からのアクセス要求を受けとり
アクセスの制御を行なう調停回路とを備え、前記アクセ
ス要求が前記主メモリあるいは副メモリへの書き込みの
ときは前記切替回路により前記第一および第二のバスを
接続状態にし、前記主メモリあるいは副メモリからの読
み出しのときは前記第一および第二のバスを分離状態に
することを特徴とするマイクロプロセッサーシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26440690A JPH04140873A (ja) | 1990-10-01 | 1990-10-01 | マイクロプロセッサーシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26440690A JPH04140873A (ja) | 1990-10-01 | 1990-10-01 | マイクロプロセッサーシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140873A true JPH04140873A (ja) | 1992-05-14 |
Family
ID=17402720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26440690A Pending JPH04140873A (ja) | 1990-10-01 | 1990-10-01 | マイクロプロセッサーシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140873A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434646B1 (en) | 1998-04-07 | 2002-08-13 | Nec Corporation | Signal distribution system and method based on bus arrangement |
| US8018108B2 (en) | 2008-02-07 | 2011-09-13 | Magnetic Applications, Inc. | Compact high power alternator |
| US8093772B2 (en) | 2006-02-02 | 2012-01-10 | Magnetic Applications, Inc. | Controller for AC generator |
| US8207642B2 (en) | 2003-07-10 | 2012-06-26 | Magnetic Applications Inc. | Compact high power alternator |
-
1990
- 1990-10-01 JP JP26440690A patent/JPH04140873A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434646B1 (en) | 1998-04-07 | 2002-08-13 | Nec Corporation | Signal distribution system and method based on bus arrangement |
| US8207642B2 (en) | 2003-07-10 | 2012-06-26 | Magnetic Applications Inc. | Compact high power alternator |
| US8093772B2 (en) | 2006-02-02 | 2012-01-10 | Magnetic Applications, Inc. | Controller for AC generator |
| US8018108B2 (en) | 2008-02-07 | 2011-09-13 | Magnetic Applications, Inc. | Compact high power alternator |
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