JPH0542080B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は正規の回路を予備の回路に切り換える
際などに用いて好適する半導体集積回路装置に関
する。

［発明の技術的背景］ 最近、半導体集積回路装置特に半導体メモリー
においては、正規のメモリーセル回路と予備のメ
モリーセル回路を形成しておき、製造時に正規の
メモリーセル回路内に不良ビツトがあつた場合に
は、この不良ビツト部分を予備のメモリーセル回
路に置き換えて使用するような冗長性機能をもつ
たものが増加している。これは、正規のメモリー
セル回路にわずか１ビツトの不良セルがあつても
メモリー全体としては不具合なため、このような
メモリーは不良品として捨てられるからである。
即ちメモリー容量が増大するのに伴ない、不良メ
モリーセルが発生する確率が高くなつてきてお
り、不が発生しているメモリーを捨てていたので
は、製品のコストが極めて高価なものとなつてし
まう。従つて全体の歩留り向上のために予備のメ
モリーセル回路を形成し、正規のメモリーセル回
路の一部が不良の場合に、これを切り換えて使う
方法が採用されてきたのである。

第１図は、上記予備のメモリーセル回路が形成
されている半導体メモリーのブロツク構成図であ
る。図中１はアドレス信号が与えられるアドレス
バツフアであり、このアドレスバツフア１からの
出力は正規のアドレスデコーダ２および予備のア
ドレスデコーダ３に並列的に与えられる。正規の
アドレスデコーダ２のデコード出力は正規のメモ
リーセル回路４に与えられ、このデコード出力に
よつて正規のメモリーセル回路４内の１つ行線が
選択され、その後この選択された行線に接続され
たメモリーセルにデータが記憶されたり、データ
が読み出されたりする。また正規のアドレスデコ
ーダ２は予備のアドレスデコーダ３からの出力に
よつて、そのデコード動作が制御される。予備の
アドレスデコーダ３のデコード出力は予備のメモ
リーセル回路５に与えられ、このデコード出力に
よつて予備のメモリーセル回路５内のメモリーセ
ルが選択され、その後この選択されたメモリーセ
ルにデータが記憶されたり、データが読み出され
たりする。

一方、上記予備のアドレスデコーダ３は、その
構成によつては、正規のメモリーセル回路４内に
不良ビツトがあり、この不良部分を予備のメモリ
ーセル回路５内のメモリーセルと交換する際に、
メモリーセル交換のための情報が予め不揮発性記
憶素子に書き込まれている交換制御信号発生部６
から出力される交換制御信号によつて制御するこ
ともできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーセル回路４に不良
ビツトがなければ交換制御信号は出力されず、正
規のアドレスデコーダ２のみが動作して正規のメ
モリーセル回路４内のメモリーセルがアクセスさ
れる。一方、正規のメモリー回路４内に不良ビツ
トがあれば、この不良ビツトを含む行あるいは列
アドレスに相当するデコード出力が得られるよう
に予め予備のアドレスデコーダ３をプログラムし
ておくとともに、交換制御信号発生部６から
“１”レベルまたは“０”レベルの交換制御信号
が得られるように、前記不揮発性記憶素子をプロ
グラムしておく。従つていまアドレスバツフア１
で正規のメモリーセル回路４の不良ビツトを含む
行または列アドレスに対応する出力が得られる
と、予備のアドレスデコーダ３によつて予備のメ
モリーセル回路５内のメモリーセルが選択され
る。更にこの時の予備のアドレスデコーダ３のデ
コード出力によつて正規のアドレスデコーダ２の
デコード動作が停止され、正規のメモリーセル回
路４はアクセスされない。このような操作によつ
て、正規のメモリーセル回路４内の不良部分が予
備のメモリーセル回路５と交換されるものであ
る。

第２図ａ，ｂは上記交換制御信号発生部６の従
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコン等によ
つて構成されたフユーズ素子Ｆを挿入し、出力端
子Outとアース点との間にプログラム用のエンハ
ンスメントモードのMOSトランジスタQ_Eを挿入
し、かつ出力端子Outとアース点との間にデプレ
ツシヨンモードのMOSトランジスタQ_Dを挿入
し、MOSトランジスタQ_Eのゲートにはプログラ
ム信号Ｐを与えるとともに、MOSトランジスタ
Q_Dのゲートはアース点に接続したものである。
また第２図ｂに示す回路は、電源VD印加点と出
力端子Outとの間にプログラム用のエンハスメン
トモードのMOSトランジスタQ_Eを挿入し、同様
に電源VD印加点と出力端子Outとの間にデプレ
ツシヨンモードのMOSトランジスタQ_Dを挿入
し、かつ出力端子とアース点との間にフユーズ素
子Ｆを挿入し、MOSトランジスタQ_Eのゲートに
はプログラム信号Ｐを与えるとともに、MOSト
ランジスタQ_Dのゲートは出力端子Outに接続する
ようにしたものである。

第２図ａの回路において、フユーズ素子Ｆが溶
断されていないとき、出力端子Outのレベルは
MOSトランジスタQ_Dとフユーズ素子Ｆとの抵抗
比によつて“１”レベルに保たれている。一方、
MOSトランジスタQ_Eのゲートに“１”レベルの
プログラム信号Ｐを与えると、このトランジスタ
Q_Eがオンしてフユーズ素子Ｆに大きな電流が流
れ、このとき発生するジユール熱によつてフユー
ズ素子Ｆが溶断される。フユーズ素子Ｆが溶断さ
れると、信号Ｐは再び“０”レベルとなつてトラ
ンジスタQ_Eはカツトオフし、今度はトランジス
タQ_Dを介して出力端子Outが“０”レベルに放電
される。そして上記出力端子Outの信号、即ち前
記交換制御信号のレベルが例えば“１”レベルの
ときには、予備のアドレスデコーダ３のデコード
動作は停止され、例えば“０”レベルのときにデ
コード動作が行なわれる。

第２図ｂの回路では、第２図ａの回路とは反対
にフユーズ素子Ｆが溶断されていないとき、出力
端子OutのレベルはMOSトランジスタQ_Dとフユ
ーズ素子Ｆとの抵抗比によつて“０”レベルに保
たれている。そしてトランジスタQ_Eのゲートに
“１”レベルのプログラム信号Ｐを与えると、上
記と同様にフユーズ素子Ｆが溶断され、その後出
力端子OutはトランジスタQ_Dを介して“１”レベ
ルに充電される。この場合には出力端子Outの信
号、即ち交換制御信号のレベルが例えば“０”レ
ベルのときには、予備のアドレスデコーダ３のデ
コード動作は停止され、例えば“１”レベルのと
きにデコード動作が行なわれる。

第３図は上記交換制御信号発生部６を用いない
場合における予備のアドレスデコーダ３の一つの
デコード回路の構成例を示す。この回路は、負荷
用のデプレツシヨンモードのトランジスタQ_LD
と、前記アドレスバツフア１から出力される各ア
ドレス信号A₀，₀，A₁，₁…_oをゲート入力と
する駆動用の複数のエンハンスメントモードのト
ランジスタQ_DRとトランジスタQ_LDとの間に挿入
される複数のフユーズ素子F_Bとから構成される。

このようなデコード回路では、前記正規のメモ
リーセル回路４のメモリーセルのうち、例えばア
ドレスA₀＝A₁＝…A_o＝０に対応するものが不良
の場合には、このアドレスに相当するデコード出
力が得られるように各フユーズ素子F_Bがプログ
ラム、即ち₀，₁，…_oをゲート入力とするト
ランジスタQ_DRに接続されているフユーズ素子F_B
が溶断される。このためAA₀＝A₁＝…A_o＝０の
場合、そのアドレスの予備メモリーセルがアクセ
スされるものである。

［背景技術の問題点］ ところで第２図ａ，ｂに示す従来の交換制御信
号発生部あるいは、第３図に示す従来の予備デコ
ーダにあつては、フユーズ素子Ｆが溶断されてい
ないときは、常に電流が流れた状態になつてい
る。一方、フユーズ素子Ｆは溶断されやすくする
ために、そのパターン形状の幅が極めて細く作ら
れている。このためフユーズ素子Ｆに定常的に電
流を流すことは、信頼性上好ましくない。例えば
何らかの原因によつて電源VDにノイズがのつた
り、誤まつて電源電圧を高くしてしまつたような
場合には、フユーズ素子Ｆに異常電流が流れ、誤
まつて溶断される恐れがある。

［発明の目的］ 本発明は上記実情に鑑みてなされたもので、不
揮発性記憶素子（フユーズ素子）に常時電流を流
すことなく、希望する二値の出力を得ることがで
き、以つて信頼性の高い半導体集積回路装置を提
供しようとするものである。

［発明の概要］ 本発明は、フリツプフロツプの出力端に、イン
ピーダンスが不揮発的に変化する不揮発性記憶素
子と容量とを接続し、上記フリツプフロツプ二つ
の出力端に各々接続されている容量C₁，C₂の比
を、C₁＞C₂の条件下で、上記不揮発性記憶素子
のインピーダンス状態を変化させることにより変
え、これにより電源投入時、フリツプフロツプの
安定状態を変化できるようにし、以つて上記不揮
発性記憶素子に常時電流を流す必要性をなくし、
装置の信頼性を高くしたものである。

［発明の実施例］ 以下図面を参照して本発明の一実施例を説明す
る。第７図が同実施例の回路図であるが、まず第
４図から説明していく。第４図に示される如くエ
ンハンスメントモードMOSトランジスタQ_E1，
Q_E2、デプレツシヨンモードMOSトランジスタ
Q_D1，Q_D2で構成されるフリツプフロツプFL₁の出
力N₁には、不揮発性記憶素子となるポリシリコ
ンフユーズＦを介して容量C₁が接続される。一
方、フリツプフロツプFL₁の他方の出力₁には、
容量C₂が接続される。

第４図においてて容量関係がC₁＞C₂とすれば、
電流VD投入時、出力₁がN₁に比べより早く充
電されるため、出力₁の電位がN₁の電位より高
くなり、このためトランジスタQ_E1がオン、Q_E2
がオフし、フリツプフロツプFL₁はN₁＝“０”，
N₁＝“１”に安定する。この時出力N₁が前述の
交換制御信号となり、この時N₁＝“０”のため予
備回路（予備メモリーセル）は使用されない。ま
たこの時、ポリシリコンフユーズＦは低インピー
ダンス状態である。しかして予備回路使用時は、
ポリシリコンフユーズＦを例えばレーザで溶断す
る。この時は、ポリシリコンフユーズＦが高イン
ピーダンス状態に相当する。このため容量C₁は
出力N₁から切り離され、今度は電源投入時、出
力N₁が₁に比べより早く高電位になるため、ト
ランジスタQ_E2がオン、Q_E1がオフし、出力N₁＝
“１”、₁＝“０”となり、前記交換制御信号とな
る出力N₁により、予備回路は動作状態となる。

このようにすれば、ポリシリコンフユーズＦに
定常的に電流が流れることはない。またポリシリ
コンフユーズＦが低インピーダンス状態の時は、
出力N₁は“０”レベルのため電源投入後、容量
C₁の充電のほんの一瞬だけ、ポリシリコンフユ
ーズＦに電流が流れるだけで済む。

第５図は第４図のポリシリコンフユーズＦの代
わりに高抵抗ポリシリコンＲを用いている。通常
このＲは高抵抗で、レーザアニールで低抵抗とな
る。このようにして低抵抗化するのは、予備回路
使用時である。即ち容量関係がC₁＞C₂のため、
ポリシリコンＲが低抵抗化された時は、Ｂ出力
N₁が“０”レベル、₁が“１”レベルとなり、
この時は₁が交換制御信号となる。この場合も
第４図の場合と同じ信号を供給することができ
る。

第６図は予備デコーダに適用した具体例であ
る。エンハンスメントモードMOSトランジスタ
Q′_E1，Q′_E2、デプレツシヨンモードMOSトランジ
スタQ_D1，Q_D2により構成されるフリツプフロツ
プFL₂は、その出力N₂，₂にそれぞれポリシリ
コンフユーズF₁，F₂を介し、容量C₃が接続され
る。そして不良のアドレスに応じて、ポリシリコ
ンフユーズF₁，F₂のいずれかが切断される。フ
リツプフロツプFL₂の出力N₂，₂にエンハンス
メントモードMOSトランジスタQ_E3，Q_E4が接続
され、これらトランジスタのゲートには信号₁
が入力される。アドレス信号A_xの供給端と信号
A′_xの供給端間には、エンハンスメントモード
MOSトランジスタQ_E5が介挿され、アドレス信号
A_xの供給端と信号A′_xの供給端間には、エンハン
スメントモードMOSトランジスタQ_E6が介挿され
ている。上記トランジスタQ_E5のゲートはフリツ
プフロツプFL₂の出力₂に接続され、トランジス
タQ_E6のゲートは出力N₂に接続される。予備デコ
ーダはエンハンスメントモードMOSトランジス
タQ_EX，Q_EX1，Q_EX2，…Q_E7，Q_E8、デプレツシヨ
ンモードMOSトランジスタQ_D3で構成され、トラ
ンジスタQ_EX，Q_EX1，Q_EX2，…Q_E7，Q_E8のゲート
には、信号A′_x，A′_x1，A′_x2，…₁，N₁が供給さ
れ、この予備デコーダの出力端は、バツフアB_u
を介して予備メモリーセルに接続される。

第６図においてアドレス信号A_x＝“０”，_x＝
“１”の番地に不良メモリーセルがあつたとする
と、ポリシリコンフユーズF₂が切断される。こ
のためフリツプフロツプFL₂では、出力N₂の容量
が₂より大きくなり、従つて電源VDの投入時に
N₂＝“０”，₂＝“１”となり、トランジスタQ_E5
がオン、Q_E6がオフし、アドレス信号A_xがトラン
ジスタQ_E5を介してA′_xとなり、トランジスタQ_EX
のゲートに伝達される。同様にトランジスタ
Q_EX1，Q_EX2，…のゲートには、他のアドレス入力
からの信号A′_x1，A′_x2，…が入力される。これら
信号は、第６図のフリツプフロツプ系と同様の構
成で不良アドレスに応じてフユーズF₁，F₂のい
ずれかが切断され、出力されたものである。そし
て信号A′_x，A′_x1，A′_x2，…のすべてが“０”レ
ベルとなつた時、予備メモリーが選択されること
になる。一方、予備メモリーセルを使用しない時
は、信号N₁＝“０”，₁＝“１”レベルのために
トランジスタQ_E3，Q₄，Q_E7がオン、Q_E8がオフ
し、予備メモリーセルも出力信号が“０”レベル
のため、選択されることはないものである。

第７図は本発明の実施例である。この構成は、
トランジスタQ_P11，Q_N11のCMOSインバータと、
トランジスタQ_P12，Q_N12のCMOSインバータとの
入出力、出入力を接続してフリツプフロツプを構
成し、後者のCMOSインバータ出力で、トラン
ジスタQ_P11のゲート制御する点が特徴である。

ここで前述したC₁＞C₂の条件を満たすものと
して、C₁の容量を非常に大きく例えば無限大に
選択した場合は、フユーズが直接接地に接続され
た場合と等価であるので、C₁は特に必要ない。
この場合においてもフユーズには、電流が流れな
いのは明らかである。このことを第７図で具体的
に云えば、接地の“０”がフユーズＦを介して
Q_P12，Q_N12を有したCMOSインバータ手段の入力
となる。従つてこのCMOSインバータの出力は
“１”で、この“１”がｐ型トランジスタQ_P11の
ゲート入力となるから、Q_P11はオフとなり、フユ
ーズＦには電流は流れない。

また第７図の如くCMOS回路とした場合に特
に効果を発揮する。なぜなら図示の如くｐチヤネ
ル型トランジスタQ_P11，Q_P12、Ｎチヤネル型トラ
ンジスタQ_N11，Q_N12を用いたフリツプフロツプ回
路を用いると、不揮発性記憶素子Ｆに定常的に電
流が流れないばかりでなく、第７図の交換制御信
号発生回路自体に流れる電流も零となるからであ
る。

［発明の効果］ 以上説明した如く本発明によれば、不揮発性記
憶素子に定常的に電流が流れることがないため、
電源ノイズ等により誤つてデータが書き込まれる
ことがなく、低消費電力化が可能であり、信頼性
の高い半導体集積回路装置が提供できるものであ
る。

【図面の簡単な説明】

第１図は予備メモリーセル回路が形成された半
導体メモリーのブロツク構成図、第２図、第３図
は同構成の一部詳細回路図、第４図ないし第６図
は本発明の原理的説明図、第７図は本発明の一実
施例の回路図である。 FL₁……フリツプフロツプ回路、C₁，C₂……容
量、N₁，₁……出力端、Ｆ……ポリシリコンフ
ユーズ、Ｒ……高抵抗ポリシリコン、Q_P11，Q_P12
……ｐチヤネル型トランジスタ、Q_N11，Q_N12……
Ｎチヤネル型トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一端が第１の電源に接続される不揮発性記憶
   素子と、この不揮発性記憶素子の他端と第２の電
   源との間に接続された第１のトランジスタQ_p11
   と、前記第１の電源と第２の電源との間に設けら
   れ、前記第１のトランジスタと前記不揮発性記憶
   素子との接続点の電位を、検出すると共に反転し
   て出力するCMOS回路で構成されたインバータ
   手段Q_p12，Q_N12と、このインバータ手段の出力端
   と前記第１の電源との間に接続された容量C₂と
   を具備し、前記不揮発性記憶素子の記憶状態に対
   応して出力される前記インバータ手段の出力によ
   り、前記第１のトランジスタの導通状態を制御
   し、前記記憶状態に対応して、前記不揮発性記憶
   素子および第１のトランジスタとインバータ手段
   とで実質的なCMOSフリツプフロツプ動作をす
   ることにより前記記憶状態をラツチして、前記接
   続点の論理レベルを前記記憶状態に対応した値に
   安定化させて、前記不揮発性記憶素子に定常的に
   電流が流れないようにしたことを特徴とする半導
   体集積回路装置。 ２ 前記記憶状態に応じて、正規メモリ−セル回
   路に不良部分が存在したときにこの不良部分にか
   えて予備メモリーセル回路を選択的に用いる特許
   請求の範囲第１項に記載の半導体集積回路装置。 ３ 前記不揮発性記憶素子は、ポリシリコンから
   なるヒユーズ素子で、このヒユーズ素子が切断さ
   れた状態であるか、切断されていない状態である
   かによつて、前記記憶状態が決定される特許請求
   の範囲第１項に記載の半導体集積回路装置。