JPH022240B2 - - Google Patents
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- JPH022240B2 JPH022240B2 JP20424581A JP20424581A JPH022240B2 JP H022240 B2 JPH022240 B2 JP H022240B2 JP 20424581 A JP20424581 A JP 20424581A JP 20424581 A JP20424581 A JP 20424581A JP H022240 B2 JPH022240 B2 JP H022240B2
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- Japan
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- output
- circuit
- memory
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は正規回路が不具合な場合に予備回路
に切換えることのできる冗長性機能を持つた半導
体集積回路において、正規回路が不具合な場合に
予備回路に切換える際の切換制御信号として用い
られる信号を発生する半導体集積回路に関する。
に切換えることのできる冗長性機能を持つた半導
体集積回路において、正規回路が不具合な場合に
予備回路に切換える際の切換制御信号として用い
られる信号を発生する半導体集積回路に関する。
発明の技術的背景
最近、半導体集積回路、特に半導体メモリにお
いては、正規のメモリセル回路と予備のメモリセ
ル回路を予め形成しておき、製造時に正規のメモ
リセル回路内に不良ビツトがあつた場合にはこの
不良ビツト部分を予備のメモリセル回路に置き換
えて使用するような冗長性機能を持つたものが増
加している。これは、正規のメモリセル回路にわ
ずか１ビツトの不良セルがあつてもメモリ全体と
しては不具合なため、このようなメモリは不良品
として捨てられている。
いては、正規のメモリセル回路と予備のメモリセ
ル回路を予め形成しておき、製造時に正規のメモ
リセル回路内に不良ビツトがあつた場合にはこの
不良ビツト部分を予備のメモリセル回路に置き換
えて使用するような冗長性機能を持つたものが増
加している。これは、正規のメモリセル回路にわ
ずか１ビツトの不良セルがあつてもメモリ全体と
しては不具合なため、このようなメモリは不良品
として捨てられている。
しかしながら、メモリ容量が増大するのに伴な
い不良のメモリセルが発生する確率は高くなつて
きており、不良が発生しているメモリを捨ててい
たのでは製品のコストが極めて高価なものとなつ
てしまう。したがつて、全体の歩留り向上のため
に予備のメモリセル回路を形成し、正規のメモリ
セル回路の一部が不良の場合にこれを切り換えて
使う方法が採用されてきたのである。そして切り
換えのための情報は不揮発性記憶素子に書き込ま
れている。
い不良のメモリセルが発生する確率は高くなつて
きており、不良が発生しているメモリを捨ててい
たのでは製品のコストが極めて高価なものとなつ
てしまう。したがつて、全体の歩留り向上のため
に予備のメモリセル回路を形成し、正規のメモリ
セル回路の一部が不良の場合にこれを切り換えて
使う方法が採用されてきたのである。そして切り
換えのための情報は不揮発性記憶素子に書き込ま
れている。
第１図は上記予備のメモリセル回路が形成され
ている半導体メモリのブロツク構成図である。第
１図において、１はアドレス信号が与えられるア
ドレスバツフアであり、このアドレスバツフア１
からの出力は正規のアドレスデコーダ２および予
備のアドレスデコーダ３に並列的に与えられる。
正規のアドレスデコーダ２のデコード出力は正規
のメモリセル回路４に与えられ、このデコード出
力によつて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、
この選択されたメモリセルにデータが記憶された
りデータが読み出されたりする。また、上記正規
のアドレスデコーダ２は予備のアドレスデコーダ
３からの出力によつてそのデコード動作が制御さ
れる。予備のアドレスデコーダ３のデコード出力
は予備のメモリセル回路５に与えられ、このデコ
ード出力によつて予備のメモリセル回路５内のメ
モリセルが選択され、この後、この選択されたメ
モリセルにデータが記憶されたりデータが読み出
されたりする。また、上記予備のアドレスデコー
ダ３の出力は、正規のアドレスデコーダ２のデコ
ード動作を制御するための信号としても出力され
る。さらに上記予備のアドレスデコーダ３のデコ
ード動作は、正規のメモリセル回路４内に不良の
ビツトがあり、この不良部分を予備のメモリセル
回路５内のメモリセルと交換する際に、メモリセ
ル交換のための情報が予め不揮発性記憶素子に書
き込まれている交換制御信号発生部６から出力さ
れる交換制御信号によつて制御される。すなわ
ち、このような構成の半導体メモリにおいて、正
規のメモリセル回路４に不良ビツトがなければ交
換制御信号は出力されず、正規のアドレスデコー
ダ２のみが動作して正規のメモリセル回路４内の
メモリセルがアクセスされる。一方、正規のメモ
リ回路４内に不良ビツトがあれば、この不良ビツ
トを含む行あるいは列アドレスに相当するデコー
ド出力が得られるように予め予備のアドレスデコ
ーダ３をプログラムしておくとともに、交換制御
信号発生部６から１レベルまたは０レベルの交換
制御信号が得られるように前記不揮発性記憶素子
をプログラムしておく。したがつて、いまアドレ
スバツフア１で正規のメモリセル回路４の不良ビ
ツトを含む行または列アドレスに対応する出力が
得られると、予備のアドレスデコーダ３によつて
予備のメモリセル回路５内のメモリセルが選択さ
れる。さらにこのときの予備のアドレスデコーダ
３のデコード出力によつて正規のアドレスデコー
ダ３のデコード動作が停止され、正規のメモリセ
ル回路４はアクセスされない。このような操作に
よつて、正規のメモリセル回路４内の不良部分が
予備のメモリセル回路５と交換されるものであ
る。
ている半導体メモリのブロツク構成図である。第
１図において、１はアドレス信号が与えられるア
ドレスバツフアであり、このアドレスバツフア１
からの出力は正規のアドレスデコーダ２および予
備のアドレスデコーダ３に並列的に与えられる。
正規のアドレスデコーダ２のデコード出力は正規
のメモリセル回路４に与えられ、このデコード出
力によつて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、
この選択されたメモリセルにデータが記憶された
りデータが読み出されたりする。また、上記正規
のアドレスデコーダ２は予備のアドレスデコーダ
３からの出力によつてそのデコード動作が制御さ
れる。予備のアドレスデコーダ３のデコード出力
は予備のメモリセル回路５に与えられ、このデコ
ード出力によつて予備のメモリセル回路５内のメ
モリセルが選択され、この後、この選択されたメ
モリセルにデータが記憶されたりデータが読み出
されたりする。また、上記予備のアドレスデコー
ダ３の出力は、正規のアドレスデコーダ２のデコ
ード動作を制御するための信号としても出力され
る。さらに上記予備のアドレスデコーダ３のデコ
ード動作は、正規のメモリセル回路４内に不良の
ビツトがあり、この不良部分を予備のメモリセル
回路５内のメモリセルと交換する際に、メモリセ
ル交換のための情報が予め不揮発性記憶素子に書
き込まれている交換制御信号発生部６から出力さ
れる交換制御信号によつて制御される。すなわ
ち、このような構成の半導体メモリにおいて、正
規のメモリセル回路４に不良ビツトがなければ交
換制御信号は出力されず、正規のアドレスデコー
ダ２のみが動作して正規のメモリセル回路４内の
メモリセルがアクセスされる。一方、正規のメモ
リ回路４内に不良ビツトがあれば、この不良ビツ
トを含む行あるいは列アドレスに相当するデコー
ド出力が得られるように予め予備のアドレスデコ
ーダ３をプログラムしておくとともに、交換制御
信号発生部６から１レベルまたは０レベルの交換
制御信号が得られるように前記不揮発性記憶素子
をプログラムしておく。したがつて、いまアドレ
スバツフア１で正規のメモリセル回路４の不良ビ
ツトを含む行または列アドレスに対応する出力が
得られると、予備のアドレスデコーダ３によつて
予備のメモリセル回路５内のメモリセルが選択さ
れる。さらにこのときの予備のアドレスデコーダ
３のデコード出力によつて正規のアドレスデコー
ダ３のデコード動作が停止され、正規のメモリセ
ル回路４はアクセスされない。このような操作に
よつて、正規のメモリセル回路４内の不良部分が
予備のメモリセル回路５と交換されるものであ
る。
第２図ａ，ｂは上記交換制御信号発生部６の従
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコンによつ
て構成されたフユーズ素子Ｆを挿入し、出力端子
Outとアース点との間にプログラム用のエンハン
スメントモードのMOSFETQEを挿入し、かつ出
力端子Outとアース点との間にデイプレツシヨン
モードのMOSFETQDを挿入し、MOSFETQEの
ゲートにはプログラム信号Ｐを与えるようにする
とともにMOSFETQDのゲートはアース点に接続
するようにしたものである。また、第２図ｂに示
す回路は、電源VD印加点と出力端子Outとの間
にプログラム用のエンハンスメントモードの
MOSFETQEを挿入し、同様に電源VD印加点と
出力端子Outとの間にデイプレツシヨンモードの
MOSFETQDを挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、MOSFETQE
のゲートにはプログラム信号Ｐを与えるようにす
るとともにMOSFETQDのゲートは出力端子Out
に接続するようにしたものである。
来の構成を示す回路図である。第２図ａに示す回
路は、電源VD印加点と出力端子Outとの間に不
揮発性記憶素子の一つであるポリシリコンによつ
て構成されたフユーズ素子Ｆを挿入し、出力端子
Outとアース点との間にプログラム用のエンハン
スメントモードのMOSFETQEを挿入し、かつ出
力端子Outとアース点との間にデイプレツシヨン
モードのMOSFETQDを挿入し、MOSFETQEの
ゲートにはプログラム信号Ｐを与えるようにする
とともにMOSFETQDのゲートはアース点に接続
するようにしたものである。また、第２図ｂに示
す回路は、電源VD印加点と出力端子Outとの間
にプログラム用のエンハンスメントモードの
MOSFETQEを挿入し、同様に電源VD印加点と
出力端子Outとの間にデイプレツシヨンモードの
MOSFETQDを挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、MOSFETQE
のゲートにはプログラム信号Ｐを与えるようにす
るとともにMOSFETQDのゲートは出力端子Out
に接続するようにしたものである。
第２図ａの回路において、フユーズ素子Ｆが溶
断されていないとき、出力端子Outのレベルは
MOSFETQDとフユーズ素子Ｆとの抵抗比によつ
て１レベルに保たれている。一方、MOSFETQE
のゲートに１レベルのプログラム信号Ｐを与える
と、このMOSFETQEがオンしてフユーズ素子Ｆ
に大きな電流が流れ、このときに発生するジユー
ル熱によつてフユーズ素子Ｆが溶断されると、信
号Ｐは再び０レベルとなつてMOSFETQEがカツ
トオフし、今度はMOSFETQDを介して出力端子
Outが０レベルに放電される。そして、上記出力
端子Outの信号、すなわち前記交換制御信号のレ
ベルがたとえば１レベルのときには予備のアドレ
スデコーダ３のデコード動作は停止され、たとえ
ば０レベルのときにデコード動作が行なわれる。
断されていないとき、出力端子Outのレベルは
MOSFETQDとフユーズ素子Ｆとの抵抗比によつ
て１レベルに保たれている。一方、MOSFETQE
のゲートに１レベルのプログラム信号Ｐを与える
と、このMOSFETQEがオンしてフユーズ素子Ｆ
に大きな電流が流れ、このときに発生するジユー
ル熱によつてフユーズ素子Ｆが溶断されると、信
号Ｐは再び０レベルとなつてMOSFETQEがカツ
トオフし、今度はMOSFETQDを介して出力端子
Outが０レベルに放電される。そして、上記出力
端子Outの信号、すなわち前記交換制御信号のレ
ベルがたとえば１レベルのときには予備のアドレ
スデコーダ３のデコード動作は停止され、たとえ
ば０レベルのときにデコード動作が行なわれる。
第２図ｂの回路では第２図ａの回路とは反対
に、フユーズ素子Ｆが溶断されていないとき、出
力端子OutのレベルはMOSFETQDとフユーズ素
子Ｆとの抵抗比によつて０レベルに保たれてい
る。そしてMOSFETQEのゲートに１レベルのプ
ログラム信号Ｐを与えると同記と同様にフユーズ
素子Ｆが溶断され、その後、出力端子Outは
MOSFETQDを介して１レベルに充電される。こ
の場合には、出力端子Outの信号、すなわち交換
制御信号のレベルがたとえば０レベルのときには
予備のアドレスデコーダ３のデコード動作は停止
され、たとえば１レベルのときにデコード動作が
行なわれる。
に、フユーズ素子Ｆが溶断されていないとき、出
力端子OutのレベルはMOSFETQDとフユーズ素
子Ｆとの抵抗比によつて０レベルに保たれてい
る。そしてMOSFETQEのゲートに１レベルのプ
ログラム信号Ｐを与えると同記と同様にフユーズ
素子Ｆが溶断され、その後、出力端子Outは
MOSFETQDを介して１レベルに充電される。こ
の場合には、出力端子Outの信号、すなわち交換
制御信号のレベルがたとえば０レベルのときには
予備のアドレスデコーダ３のデコード動作は停止
され、たとえば１レベルのときにデコード動作が
行なわれる。
第３図は前記予備のアドレスデコーダ３の一つ
のデコード回路の構成の一例を示す回路図であ
る。この回路は負荷用のデイプレツシヨンモード
のMOSFETQLDと、前記アドレスバツフア１か
ら出力される各アドレス信号A0，0，A1，1
……ｎをゲート入力とする駆動用の、複数のエ
ンハンスメントモードのMOSFETQDRと、これ
ら複数の各MOSFETQDRと上記MOSFETQLDと
の間に挿入される複数のフユーズ素子ＦＢとから
構成されている。
のデコード回路の構成の一例を示す回路図であ
る。この回路は負荷用のデイプレツシヨンモード
のMOSFETQLDと、前記アドレスバツフア１か
ら出力される各アドレス信号A0，0，A1，1
……ｎをゲート入力とする駆動用の、複数のエ
ンハンスメントモードのMOSFETQDRと、これ
ら複数の各MOSFETQDRと上記MOSFETQLDと
の間に挿入される複数のフユーズ素子ＦＢとから
構成されている。
このようなデコード回路では、たとえば前記正
規のメモリセル回路４のメモリセルのうちアドレ
スA0＝A1＝……＝An＝０に対応するものが不良
の場合には、このアドレスに相当するデコード出
力が得られるように各フユーズ素子FBがプログ
ラム、すなわち0，1，ｎをゲート入力とす
るMOSFETQDRに接続されているフユーズ素子
FBが溶断される。
規のメモリセル回路４のメモリセルのうちアドレ
スA0＝A1＝……＝An＝０に対応するものが不良
の場合には、このアドレスに相当するデコード出
力が得られるように各フユーズ素子FBがプログ
ラム、すなわち0，1，ｎをゲート入力とす
るMOSFETQDRに接続されているフユーズ素子
FBが溶断される。
背景技術の問題点
ところで前記第２図ａ，ｂに示す従来の交換制
御信号発生部にあつては、フユーズ素子Ｆが溶断
されていないときはこのフユーズ素子Ｆには常に
電流が流れた状態になつている。一方、このフユ
ーズ素子Ｆは溶断され易くするためにそのパター
ン形状の幅が極めて細く作られている。このた
め、上記フユーズ素子Ｆに定常的に電流を流すこ
とは信頼性上好ましくない。たとえば何らかの原
因によつて電源VDにノイズが乗つたり、誤まつ
て電源電圧を高くしてしまつたような場合には、
フユーズ素子Ｆに異常電流が流れ、誤まつて溶断
される恐れがある。
御信号発生部にあつては、フユーズ素子Ｆが溶断
されていないときはこのフユーズ素子Ｆには常に
電流が流れた状態になつている。一方、このフユ
ーズ素子Ｆは溶断され易くするためにそのパター
ン形状の幅が極めて細く作られている。このた
め、上記フユーズ素子Ｆに定常的に電流を流すこ
とは信頼性上好ましくない。たとえば何らかの原
因によつて電源VDにノイズが乗つたり、誤まつ
て電源電圧を高くしてしまつたような場合には、
フユーズ素子Ｆに異常電流が流れ、誤まつて溶断
される恐れがある。
発明の目的
したがつて、この発明の目的とするところは、
不揮発性記憶素子を用いて二値の出力を得ること
のできる信頼性の高い半導体集積回路を提供する
ことにある。
不揮発性記憶素子を用いて二値の出力を得ること
のできる信頼性の高い半導体集積回路を提供する
ことにある。
発明の概要
この発明の半導体集積回路は、電源と出力端子
との間にフユーズ素子等両端間のインピーダンス
が不揮発的に変化する不揮発性記憶素子を挿入
し、上記出力端子とアースとの間にMOSFETか
らなるスイツチング素子を挿入し、さらに上記出
力端子にこの端子の信号を検出する奇数個のイン
バータを含む回路の入力端を接続し、この回路の
出力を上記MOSFETのゲートに与えることによ
つて、上記不揮発性記憶素子の両端間のインピー
ダンスが低い状態になつているときでも、この不
揮発性記憶素子に常時電流を流す必要なしに二値
の出力を得るようにして信頼性を高めるようにし
たものである。
との間にフユーズ素子等両端間のインピーダンス
が不揮発的に変化する不揮発性記憶素子を挿入
し、上記出力端子とアースとの間にMOSFETか
らなるスイツチング素子を挿入し、さらに上記出
力端子にこの端子の信号を検出する奇数個のイン
バータを含む回路の入力端を接続し、この回路の
出力を上記MOSFETのゲートに与えることによ
つて、上記不揮発性記憶素子の両端間のインピー
ダンスが低い状態になつているときでも、この不
揮発性記憶素子に常時電流を流す必要なしに二値
の出力を得るようにして信頼性を高めるようにし
たものである。
発明の実施例
以下、図面を参照してこの発明の実施例を説明
する。第４図はこの発明の一実施例の構成を示す
回路図である。この回路は、電源VD印加点（一
方電位供給端）と出力端子Outとの間にポリシリ
コンによつて構成されたフユーズ素子Ｆを挿入
し、出力端子Outとアース（他方電位供給端）と
の間にプログラム用のエンハンスメントモードの
MOSFETQE1を挿入し、かつ出力端子Outとアー
スとの間にもう１つのエンハンスメントモードの
MOSFETQE2を挿入し、上記出力端子Outにこの
端子の信号を検出するためのインバータI1の入力
端を接続し、このインバータI1の出力を上記
MOSFETQE2のゲートに与え、さらに上記
MOSFETQE1のゲートにプログラム信号Ｐを与
えるようにしたものである。そして出力端子Out
の信号は、たとえば前記第１図回路内の予備のア
ドレスデコーダ３に与えられる。
する。第４図はこの発明の一実施例の構成を示す
回路図である。この回路は、電源VD印加点（一
方電位供給端）と出力端子Outとの間にポリシリ
コンによつて構成されたフユーズ素子Ｆを挿入
し、出力端子Outとアース（他方電位供給端）と
の間にプログラム用のエンハンスメントモードの
MOSFETQE1を挿入し、かつ出力端子Outとアー
スとの間にもう１つのエンハンスメントモードの
MOSFETQE2を挿入し、上記出力端子Outにこの
端子の信号を検出するためのインバータI1の入力
端を接続し、このインバータI1の出力を上記
MOSFETQE2のゲートに与え、さらに上記
MOSFETQE1のゲートにプログラム信号Ｐを与
えるようにしたものである。そして出力端子Out
の信号は、たとえば前記第１図回路内の予備のア
ドレスデコーダ３に与えられる。
このような構成の回路において、フユーズ素子
Ｆを溶断する場合には、MOSFETQE1のゲート
に１レベルのプログラム信号Ｐが与えられる。す
るとこのMOSFETQE1がオンしてフユーズ素子
Ｆに大きな電流が流れ、このときに発生するジユ
ール熱によつてフユーズ素子Ｆが溶断される。プ
ログラム後、フユーズ素子Ｆが溶断されている状
態で電源VDが投入されると、出力端子OutはVD
によつて充電されることがないのでインバータI1
の出力は１レベルになる。したがつて、
MOSFETQE2がオンし出力端子Outの信号は０レ
ベルに設定される。
Ｆを溶断する場合には、MOSFETQE1のゲート
に１レベルのプログラム信号Ｐが与えられる。す
るとこのMOSFETQE1がオンしてフユーズ素子
Ｆに大きな電流が流れ、このときに発生するジユ
ール熱によつてフユーズ素子Ｆが溶断される。プ
ログラム後、フユーズ素子Ｆが溶断されている状
態で電源VDが投入されると、出力端子OutはVD
によつて充電されることがないのでインバータI1
の出力は１レベルになる。したがつて、
MOSFETQE2がオンし出力端子Outの信号は０レ
ベルに設定される。
一方、フユーズ素子Ｆが溶断されていないと
き、電源VDが投入されると、出力端子Outは１
レベルに充電され、インバータI1の出力が０レベ
ルになつてMOSFETQE2はカツトオフする。こ
の場合、出力端子Outの信号は１レベルに設定さ
れる。またこのとき、MOSFETQE1，QE2は共に
カツトオフしているので、従来のようにフユーズ
素子Ｆに常時電流が流れることがないので、誤ま
つて溶断されることはなく、信頼性を高くするこ
とができる。なお、フユーズ素子Ｆの抵抗と
MOSFETQE2のオン抵抗との間の抵抗比は、出
力端子Outの信号が１レベルになるように設定さ
れるのが望ましい。
き、電源VDが投入されると、出力端子Outは１
レベルに充電され、インバータI1の出力が０レベ
ルになつてMOSFETQE2はカツトオフする。こ
の場合、出力端子Outの信号は１レベルに設定さ
れる。またこのとき、MOSFETQE1，QE2は共に
カツトオフしているので、従来のようにフユーズ
素子Ｆに常時電流が流れることがないので、誤ま
つて溶断されることはなく、信頼性を高くするこ
とができる。なお、フユーズ素子Ｆの抵抗と
MOSFETQE2のオン抵抗との間の抵抗比は、出
力端子Outの信号が１レベルになるように設定さ
れるのが望ましい。
第５図はこの発明の他の実施例の構成を示す回
路図である。この回路では出力端子Outの信号を
検出するための手段として、直列接続された３個
のインバータI2〜I4とインバータI3，I4間とアー
スとの間に挿入されたコンデンサＣとからなる回
路を用いるようにしたものである。
路図である。この回路では出力端子Outの信号を
検出するための手段として、直列接続された３個
のインバータI2〜I4とインバータI3，I4間とアー
スとの間に挿入されたコンデンサＣとからなる回
路を用いるようにしたものである。
この回路ではインバータI3とコンデンサＣによ
る信号遅延時間を利用して、MOSFETQE2がフ
ユーズ素子Ｆの状態に対応して確実にオン、オフ
制御されるようにしている。
る信号遅延時間を利用して、MOSFETQE2がフ
ユーズ素子Ｆの状態に対応して確実にオン、オフ
制御されるようにしている。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえばフユーズ素子Ｆは
MOSFETQE1を用いて溶断する場合について説
明したが、これはレーザ光線等のエネルギー線を
照射することによつて溶断するようにしてもよ
い。そしてこの場合にはMOSFETQE1は不要で
ある。さらにフユーズ素子Ｆの代りにMNOS、
FAMOS等の不揮発性記憶素子を用いてもよく、
要するに両端間のインピーダンスが不揮発的に変
化するようなものであればフユーズ素子Ｆの代り
に用いることができる。またポリシリコンによつ
て作られたフユーズ素子を使用する場合、初期状
態では高抵抗状態にして溶断されたときと同じ状
態にし、その後、レーザアニールして低抵抗化し
溶断されていない状態と同じ状態にするようにし
てもよい。
ではなく、たとえばフユーズ素子Ｆは
MOSFETQE1を用いて溶断する場合について説
明したが、これはレーザ光線等のエネルギー線を
照射することによつて溶断するようにしてもよ
い。そしてこの場合にはMOSFETQE1は不要で
ある。さらにフユーズ素子Ｆの代りにMNOS、
FAMOS等の不揮発性記憶素子を用いてもよく、
要するに両端間のインピーダンスが不揮発的に変
化するようなものであればフユーズ素子Ｆの代り
に用いることができる。またポリシリコンによつ
て作られたフユーズ素子を使用する場合、初期状
態では高抵抗状態にして溶断されたときと同じ状
態にし、その後、レーザアニールして低抵抗化し
溶断されていない状態と同じ状態にするようにし
てもよい。
さらに第４図においてインバータを１個設ける
場合について説明したが、これは奇数個であれば
よい。
場合について説明したが、これは奇数個であれば
よい。
発明の効果
以上説明したようにこの発明によれば、不揮発
性記憶素子を用いて二値の出力を得ることのでき
る信頼性の高い半導体集積回路を提供することが
できる。
性記憶素子を用いて二値の出力を得ることのでき
る信頼性の高い半導体集積回路を提供することが
できる。
第１図は予備のメモリセル回路が形成された半
導体メモリのブロツク構成図、第２図ａ，ｂは上
記半導体メモリの一部回路の従来の構成を示す回
路図、第３図は上記半導体メモリの他の部分の構
成を示す回路図、第４図はこの発明の一実施例の
構成を示す回路図、第５図はこの発明の他の実施
例の構成を示す回路図である。 １……アドレスバツフア、２……正規のアドレ
スデコーダ、３……予備のアドレスデコーダ、４
……正規のメモリセル回路、５……予備のメモリ
セル回路、６……交換制御信号発生部、QE，
QDR，QE1，QE2……エンハンスメントモードの
MOSFET、QD，QLD……デイプレツシヨンモー
ドのMOSFET、Ｆ，FB……フユーズ素子、I1〜
I4……インバータ、Ｃ……コンデンサ。
導体メモリのブロツク構成図、第２図ａ，ｂは上
記半導体メモリの一部回路の従来の構成を示す回
路図、第３図は上記半導体メモリの他の部分の構
成を示す回路図、第４図はこの発明の一実施例の
構成を示す回路図、第５図はこの発明の他の実施
例の構成を示す回路図である。 １……アドレスバツフア、２……正規のアドレ
スデコーダ、３……予備のアドレスデコーダ、４
……正規のメモリセル回路、５……予備のメモリ
セル回路、６……交換制御信号発生部、QE，
QDR，QE1，QE2……エンハンスメントモードの
MOSFET、QD，QLD……デイプレツシヨンモー
ドのMOSFET、Ｆ，FB……フユーズ素子、I1〜
I4……インバータ、Ｃ……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 一方電位供給端と出力端との間に挿入され両
端間のインピーダンスが不揮発的に変化する不揮
発性記憶素子と、上記出力端と他方電位供給端と
の間に挿入されるスイツチング素子と、上記出力
端の信号を検出しこの検出信号によつて上記スイ
ツチング素子をスイツチ制御するインバータ手段
と、上記インバータ手段の入力信号あるいは出力
信号と上記他方電位供給端との間に設けられた容
量とを具備したことを特徴とする半導体集積回
路。 ２ 前記不揮発性記憶素子がポリシリコンによつ
て構成されているフユーズ素子である特許請求の
範囲第１項に記載の半導体集積回路。 ３ 前記インバータ手段が奇数個のインバータを
含んでいる特許請求の範囲第１項に記載の半導体
集積回路。 ４ 前記半導体集積回路は正規メモリ回路および
予備メモリ回路を備えた半導体メモリ内に形成さ
れ、正規メモリ回路内に不良メモリが発生した際
に不良メモリを予備メモリ回路内のメモリと交換
する場合に用いられる交換制御信号として前記出
力端の信号を用いるようにした特許請求の範囲第
１項に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204245A JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
| US06/446,669 US4546455A (en) | 1981-12-17 | 1982-12-03 | Semiconductor device |
| DE8282111666T DE3279868D1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
| EP82111666A EP0083031B1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204245A JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105496A JPS58105496A (ja) | 1983-06-23 |
| JPH022240B2 true JPH022240B2 (ja) | 1990-01-17 |
Family
ID=16487251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204245A Granted JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105496A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (ja) * | 1983-02-18 | 1984-08-31 | Nec Corp | メモリ回路 |
| JPS6018899A (ja) * | 1983-07-13 | 1985-01-30 | Toshiba Corp | 半導体メモリ |
| JPS61104500A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JP2703890B2 (ja) * | 1986-11-27 | 1998-01-26 | 日本電気株式会社 | 半導体集積回路 |
| JP2002369377A (ja) * | 2001-06-08 | 2002-12-20 | Pioneer Electronic Corp | 電子機器 |
-
1981
- 1981-12-17 JP JP56204245A patent/JPS58105496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105496A (ja) | 1983-06-23 |
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