JPH0542757B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミツク型RAM（ランダ
ム・アクセス・メモリ）に関するもので、例え
ば、図形表示に用いられるリフレツシユメモリを
構成するダイナミツク型RAMに利用して有効な
技術に関するものである。

〔背景技術〕

CRT（陰極線管）に図形を表示させる場合、図
形を構成するドツトに従つた論理“０”、論理
“１”の情報の記憶装置に書込んでおいて、CRT
のラスタスキヤンタイミングに同期して、上記情
報を読み出しすことによつて行われる。このよう
なリフレツシユメモリとしてダイナミツク型
RAMを利用した場合、そのスクロール機能を実
現するとき、１ビツトのづつの情報を読み出し／
書込み動作を行う必要があるため、スクロールに
長い時間を要するものである。

本願発明者は、ダイナミツク型RAMにあつて
は、１ビツトの情報を情報記憶用キヤパシタに電
荷が有るか無いかの形で記憶していることに着目
して、情報転送の高速化を図ることを考えた。

なお、ダイナミツク型RAMは、特開昭57−
82282号公報に詳しく述べられている。

〔発明の目的〕

この発明の目的は、簡単な構成によつて新規有
効な機能を付加したダイナミツク型RAMを提供
することにある。

この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、あるワード線を選択してメモリセ
ルの情報記憶をデータ線に読み出した後、隣接す
るワード線を選択状態にすることによつて、隣接
するメモリセルへの情報転送を行うようにするも
のである。

〔実施例〕

第１図には、この発明の一実施例のダイナミツ
ク型RAMの回路図が示されている。

同図に示した実施例回路では、ｎチヤンネル
MOSFETを代表とするIGFET（Insulated Gate
Filed Effect Transistor）を例にして説明する。

１ビツトのメモリセルMCは、その代表として
示されているように情報記憶キヤパシタCsとア
ドレス選択用MOSFETQmとからなり、論理
“１”，“０”の情報はキヤパシタCsに電荷が有る
か無いかの形で記憶される。情報の読み出しは、
MOSFETQmをオン状態にしてキヤパシタCsを
共通のデータ線DLにつなぎ、データ線DLの電位
がキヤパシタCsに蓄積された電荷量に応じてど
のような変化が起きるかをセンスすることによつ
て行われる。

メモリセルMCを小さく形成し、かつ共通のデ
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクスにしてあるため、上
記キヤパシタCsと、共通データ線DLの浮遊容量
Co（図示せず）との関係は、Cs／Coの比が非常
に小さな値になる。したがつて、上記キヤパシタ
Csに蓄積された電荷量によるデータ線DLの電位
変化は、非常に微少な信号となつている。

このような微少な信号を検出するための基準と
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほゞ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。キヤパシタCdは、アド
レツシングに先立つて、MOSFETQd′によつて
接地電位に充電される。上記のように、キヤパシ
タCdは、キヤパシタCsの約半分の容量値に設定
されているので、メモリセルMCからの読み出し
信号のほゞ半分に等しい基準電圧を形成すること
になる。

同図においてSAは、上記アドレツシングによ
り生じるこのような電位変化の差を、タイミング
信号（センスアンプ制御信号）φpa1、φpa2で決
まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との交叉点において結合される。各ワード線WL
は双方のデータ線対と交差しているので、ワード
線WLに生じる雑音成分が静電結合によりデータ
線にのつても、その雑音成分が双方のデータ線対
DL，に等しく現れ、差動型のセンスアンプ
SAによつて相殺される。

上記アドレツイングにおいて、相補データ線対
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。

上記センスアンプSAは、一対の交差結線され
たMOSFETQ１，Ｑ２を有し、これらの正帰還
作用により、相補データ線DL，に現れた微少
な信号を差動的に増幅する。この正帰還動作は、
２段回に分けておこなわれ比較的小さいコンダク
タンス特性にされたMOSFETQ７が比較的早い
タイミング信号φpa1によつて導通し始めると同
時に開始され、アドレツシングによつて相補デー
タ線DL，に与えられた電位差に基づき高い方
のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降してい
く。この時、上記差電位がある程度大きくなつた
タイミングで比較的大きいコンダクタンス特性に
されたMOSFETQ８がタイミング信号φpa2によ
つて導通するので、上記低い方のデータ線電位が
急速に低下する。このように２段階にわけてセン
スアンプSAの動作を行わせることによつて、上
記高い方の電位落ち込みを防止する。こうして低
い方の電位が交差結合MOSFETのしきい値電圧
以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Vccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（0V）に到達する。

上記のアドレツシングの際、一旦破壊されかか
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。しかしながら、前述のようにハイレベルが電
源電圧Vccに対して一定以上落ち込むと、何回か
の読み出し、再書込みを繰り返しているうちに論
理“０”として読み取られるところの誤動作が生
じる。この誤動作を防ぐために設けられるのがア
クテイブリストア回路ARである。このアクテイ
ブリストア回路ARは、図示しないタイミング信
号φresにより起動され、ロウレベルの信号に対
して何ら影響を与えずハイレベルの信号にのみ選
択的に電源電圧Vccの電位にブーストする働きが
ある。

同図において代表として示されているデータ線
対DL，は、カラムスイツチCWを構成する
MOSFETQ３，Ｑ４を介してコモン相補データ
線対CDL，に接続される。他の代表として
示されているデータ線対についても同様な
MOSFETQ５，Ｑ６を介してコモン相補データ
線対CDL，に接続される。このコモン相補
データ線対CDL，には、出力アンプを含む
データ出力バツフアDOBの入力端子とデータ入
力バツフアDIBの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−
DCRは、アドレスバツフアADBで形成された内
部相補アドレス信号を受けて、１本のワード線及
びダミーワード線並びにカラムスイツチ選択信号
を形成してメモリセル及びダミーセルのアドレツ
シングを行う。すなわち、アドレスバツフア
ADBは、印加された外部アドレス信号AX0〜
AXiに従つた内部相補アドレス信号を形成し、ロ
ウアドレスストローブ信号により形成され
たタイミング信号φarに同期して内部相補アドレ
ス信号をロウデコーダＲ−DCRに送出する。ロ
ウデコーダＲ−DCRは、この内部相補アドレス
信号とワード線選択タイミング信号φxとを受け
て、所定のワード線及びダミーワード線の選択動
作を行う。この実施例では、後述するようなスク
ロール等を高速に行うため、上記ワード線選択タ
イミング信号φxの他、これより遅れて発生する
ワード線選択タイミング信号φx′も供給されてい
る。

また、アドレスバツフアADBは、印加された
外部アドレス信号AY0〜AYiに従つた内部相補
アドレス信号を形成し、カラムアドレスストロー
ブ信号により形成されたタイミング信号φac
に同期して、それをカラムデコーダＣ−DCRに
送出する。カラムデコーダＣ−DCRは、この内
部相補アドレス信号と、データ線選択タイミング
信号φyとを受けてデータ線の選択動作を行う。

タイミング発生回路TGは、特に制限されない
が、外部端子からのロウアドレスストローブ信号
RAS、カラムアドレスストローブ信号及び
ライトイネーブル信号を受けて上記動作に必
要な各種タイミング信号を形成する。

第２図には、上記ロウデコーダＲ−DCRの一
実施例の回路図が示されている。

この実施例のロウデコーダ回路は、ワード線の
間隔（ピツチ）を最小にするため、アドレスデコ
ーダ部が２分割される。すなわち、第２のアドレ
スデコーダ部DCR２は、代表して示されたノア
（NOR）ゲート回路NORのように、４本のワー
ド線WL１〜WL４を同時に選択するアドレスデ
コーダ出力信号を形成する。このアドレスデコー
ダ出力信号は、そのゲートに電源電圧Vccが定常
的に印加されたカツトMOSFETQ１１〜Ｑ１４
を介して伝送ゲートMOSFETQ１５〜Ｑ１８の
ゲートに伝えられる。一方、残り２ビツトのワー
ド線選択用のアドレス信号に従つて、第１のアド
レスデコーダ部DCR１によつて４通りのワード
線選択タイミング信号φx00〜φx11が形成され上
記伝送ゲートMOSFETQ１５〜Ｑ１８を通して
それぞれワード線WL１〜WL４に伝えられる。
このようにすることによつて、上記第１のアドレ
スデコーダ部を構成するノアゲート回路NOR等
のピツチとワード線のピツチとを合わせることが
できる。

また、スクロール等の動作機能の高速化を図る
ため、ワード線WL０には、隣接するワード線
WL１の選択信号を受けるMOSFETQ１９が設け
られる。また、ワード線WL１には、隣接するワ
ード線WL２の選択信号を受けるMOSFETQ２０
が設けられる。このようにして、隣接するワード
線Wnに対しては、隣接するワード線Wn＋１の
選択信号を受けるMOSFETがそれぞれ設けられ
るものである。上記代表として示された
MOSFETQ１９〜Ｑ２０のうち、奇数番のワー
ド線WL１，WL３等に設けられたMOSFETQ２
０，Ｑ２２等は、ワード線選択タイミング信号線
φxO′に接続され、偶数番のワード線WL０，WL
２等に設けられたMOSFETQ１９，Ｑ２１等は、
ワード線選択タイミング信号φx1′に接続される。
これらのワード線選択タイミング信号φx0′，
φx1′は、第３のアドレスデコーダ部DCR３によ
つて形成される。すなわち、アドレスデコーダ部
DCR３は、内部相補アドレス信号a0，０を受
けて、奇数番のワード線を選択した時には、ワー
ド線選択タイミング信号φx′に従つたワード線選
択タイミング信号φx1を形成し、偶数番のワード
線を選択した時には上記ワード線選択タイミング
信号φx′に従つたワード線選択タイミング信号
φx0を形成する。

なお、上記ワード線選択タイミング信号
φx′は、特に制限されないが、後述するようにロ
ウアドレスストローブ信号がロウレベルに
なる前に、カラムアドレスストローブ信号
をロウレベルにした時、上記タイミング発生回路
TGによつて、所定のタイミングで発生させられ
るものである。

次に、第３図に示したタイミング図に従つた上
記実施例回路により新たに設けられたダイナミツ
ク型RAMの動作機能を説明する。

この実施例においては、特に制限されないが、
ロウアドレスストローブ信号のロウレベル
に先立つてカラムアドレスストローブ信号
をロウレベルにする。このような状態で、ロウア
ドレス信号AX0〜AXiがアドレスバツフアADB
に取り込まれ、上記ロウアドレス信号より遅れて
アドレスストロープ信号がロウレベルにな
る。ここで、信号をロウアドレス信号AX0
〜AXiより遅らせる理由は、ロウアドレス信号
AX0〜AXiをアドレスバツフアADBに確実に取
り込むためである。

次に、信号のロウレベルにより形成した
信号φar（図示せず）がアドレスバツフアに供給
され、上記ラツチされたロウアドレス信号に対応
した内部相補アドレス信号ax０〜axｉ（第１図参
照）をロウアドレスデコーダＲ−DCRに送出す
る。ここで、外部アドレス信号AX0と同相の内
部アドレス信号ax0と逆相の内部アドレス信号
０とを合わせて内部相補アドレス信号ax０のよ
うに表すものである。他の相補内部アドレス信号
も同様である。ロウアドレスデコーダＲ−DCR
は、その出力を上記相補アドレス信号ax０〜ax
ｉに従つて選択されたものだけハイレベルに留ま
らせ、選択されないものをロウレベルにする。

そして、上記選択されたロウアドレスデコーダ
Ｒ−DCRの出力は、上記タイミング信号φarから
遅延したワード線選択タイミング信号φxに同期
してメモリアレイに送出される。こうして、メモ
リアレイの１本のワード線とこれに対応したダミ
ーワード線とが選択され、選択されたメモリセル
の微少記憶信号とダミーセルの基準電圧とが相補
データ線Ｄ，Ｄに読み出される。

次に、タイミング信号φpa（φpa1，φpa2）によ
り、センスアンプSAが活性化され、上記微少記
憶信号の増幅動作が行われる。

そして、タイミング信号φresによりアクテイ
ブリストア回路ARが起動され、上記相補データ
線Ｄ，のうち、落ち込んだハイレベルの回復が
行われる。

この後、この実施例では、上記カラムアドレス
ストローブ信号が先にロウレベルに変化し
たことをタイミング発生回路TGが織別し、上記
ワード線選択タイミング信号φx′を発生させる。
例えば、奇数番のワード線WL１を選択状態にし
た時には、アドレスデコーダ部DCR３によりワ
ード線選択タイミング信号φx1′が形成されるの
で、上記ワード線WL１の選択によつてオン状態
となつているMOSFETQ１９により、ワード線
WL０も遅れて選択状態にされる。これにより、
上記ワード線WL１に接続されたメモリセルの記
憶情報が既に相補データ線Ｄ，に読み出されて
いるので、上記ワード線WL０の選択動作によつ
て、選択されたメモリセルは上記相補データ線
Ｄ，に読み出された情報がそのまま書込まれ
る。すなわち、上記一連の動作によつてワード線
WL１に接続されたメモリセルの全記憶情報は、
ワード線WL０に接続されたメモリセルにそれぞ
れ転送されるものである。以上の動作により１サ
イクルの動作が終了する。

次に、ワード線WL２を選択して、上記同様に
遅れてワード線WL１を選択状態にすると、ワー
ド線WL２に接続されたメモリセルの全記憶情報
は、ワード線WL１に接続されたメモリセルにそ
れぞれ転送される。以下、同様な動作を全ワード
線について順次行うことによつて、同図では、右
から左方向に１ビツトのデータを転送するという
スクロールを行うことができるものである。

また、上記ワード線の選択順序を上記の場合と
は、逆方向に行うとクリア動作を高速に行うこと
ができる。すなわち、上記第２図の実施例回路に
おいて、ワード線WL３を選択してワード線WL
２に情報を転送した後、次にワード線WL２を選
択するとそれがワード線WL１に転送されるから
である。これにより、同図において右端のワード
線に接続された全メモリセルに論理“０”又は論
理“１”を書込んで置くことによつて、全メモリ
セルを論理“０”又は論理“１”にクリアするこ
とができる。

なお、通常の書込み／読み出し動作にあつて
は、ロウアドレスストローブ信号に先立つ
てカラムアドレスストローブ信号がロウレ
ベルになることはないから、上記ワード線選択タ
イミング信号φx′が形成されることはないから、
２つのワード線が同じ動作サイクル中で同時に選
択されることはない。

〔効果〕

(1) １つのワード線を選択してメモリセルの記憶
情報を相補データ線に読み出した後、隣接する
ワード線を選択状態にする機能を付加すること
によつて、１つのワード線に接続される全メモ
リセルの記憶情報を同時に隣接するワード線の
メモリセルに転送できるから、極めて高速にス
クロール等の動作に行わせることができる。ち
なみに、64Kビツトの記憶容量を持つダイナミ
ツク型RAMでは、255サイクルで全記憶情報
を１ビツトだけ移動させることができる。

(2) ワード線の選択順序を上記スクロール動作と
は逆方向にすることによつて、高速にクリア動
作を行うことができるという効果が得られる。

(3) 上記隣接するワード線の選択回路として、隣
接するワード線選択信号を受けるMOSFETを
設けるという極めて簡単な回路構成により、上
記(1)、(2)のような新規有効な機能を持つたダイ
ナミツク型RAMを得ることができるという効
果が得られる。

以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、第２図の実施例回路において、ワ
ード線WL１をワード線WL０の選択状態の時に
選択させるようなMOSFETと選択タイミング信
号を追加することにより、左右双方向に選択的に
スクロールを行うことができるものである。

また、上記のように隣接するワード線を選択さ
せる回路は何であつてもよい。さらに、このよう
な二重ワード線選択動作を選択的に行わせるため
の制御信号は、特別な外部信号を追加することに
よつて行うものの他、ロウアドレスストローブ信
号とライトイネーブル信号等との組み合わせによ
つて形成するもの等種例の実施形態を採ることが
できるものである。

〔利用分野〕

この発明は、情報を電荷の形態で記憶するダイ
ナミツク型RAMに広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、
第２図は、そのロウデコーダ回路の一実施例を示
す回路図、第３図は、この発明に係るダイナミツ
ク型RAMの動作の一例を説明するためのタイミ
ング図である。 MC……メモリセル、DC……ダミーセル、CW
……カラムスイツチ、SA……センスアンプ、
AR……アクテイブリストア回路、RC−DCR…
…ロウ／カラムデコーダ、ADB……アドレスバ
ツフア、DOB……データ出力バツフア、DIB…
…データ入力バツフア、TG……タイミング発生
回路。

Claims (1)

1. 【特許請求の範囲】 １ 情報記憶キヤパシタとアドレス選択用
   MOSFETとで構成された複数のメモリセルがマ
   トリツクス状に配置されたメモリアレイを含み、
   上記メモリアレイの１つのワード線を選択してデ
   ータ線に読み出された記憶情報を上記選択された
   ワード線に隣接するワード線を選択状態にするこ
   とによつて隣接するメモリセルに転送する機能を
   設けたことを特徴とするダイナミツク型RAM。 ２ 上記隣接するワード線の選択回路は、上記ワ
   ード線の選択信号を受け、上記ワード線の選択タ
   イミング信号より遅れて発生するワード線選択タ
   イミング信号を伝送するMOSFETにより構成さ
   れるものであることを特徴とする特許請求の範囲
   第１項記載のダイナミツク型RAM。 ３ 上記隣接するメモリセルへの転送動作は、外
   部端子から供給される制御信号の組み合わせによ
   り選択的に行わせるものであることを特徴とする
   特許請求の範囲第１又は第２項記載のダイナミツ
   ク型RAM。