JPS60224191A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、図形表示に用
いられるリフレッシュメモリを構成するダイナミック型
ＲＡＭに利用して有効な技術に関するものである。

〔背景技術〕

ＣＲＴ　（陰極線管）に図形を表示させる場合、図形を
構成するドツトに従った論理“０”、論理“１”の情報
の記憶装置に書込んでおいて、ＣＲＴのラスクスキャン
タイミングに同期して、上記情報を読み出しすことによ
って行われる。このようなリフレッシュメモリとしてダ
イナミック型ＲＡＭを利用した場合、そのスクロール機
能を実現するとき、１ビツトのづつの情報を読み出し／
書込み動作を行う必要があるため、スクロールに長い時
間を要するものである。

本願発明者は、ダイナミック型ＲＡＭにあっては、１ビ
ツトの情報を情報記憶用キャパシタに電荷が有るか無い
かの形で記憶していることに着目して、情報転送の高速
化を図ることを考えた。

なお、ダイナミック型ＲＡＭは、特開昭５７−８２２８
２号公報に詳しく述べられている。

〔発明の目的〕

この発明の目的は、簡単な構成によって新規有効な機能
を付加したダイナミック型ＲＡＭを提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、あるワード線を選択してメモリセルの記憶情
報をデータ線に読み出した後、隣接するワード線を選択
状態にすることによって、隣接するメモリセルへの情報
転送を行うようにするものである。

〔実施例〕

第１図には、この発明の一実施例のダイナミック型ＲＡ
Ｍの回路図が示されている。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするｌ　Ｇ　Ｆ　Ｅ　Ｔ　（ｌ　ｎ５ｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１”、＠０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態に
してキャパシタＣｓを共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との関係
は、Ｃｓ　／　ＣＯの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのはり半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ″によって接地電位に充電される。上記のよ・）に
、キャパシタＣｄは、キャパシタＣｓの約半分の容量値
に設定されているので、メモリセルＭＣからの読み出し
信号のはり半分に等しい基準電圧を形成することになる
。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルＭＣは、
１本のワード線ＷＬと相補対データ線の一方との交叉点
において結合される。各ワード線ＷＬは双方のデータ線
対と交差しているので、ワード線ＷＬに生じる雑音成分
が静電結合によりデータ線にのっても、その雑音成分が
双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型のセ
ンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯＳ　Ｆ　ＥＴのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位あ下降は電源電圧Ｖｃｃより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理＆　０１＋とじて読み取られるところの誤動
作が生じる。この誤動作を防ぐために設けられるのがア
クティブリストア回路ＡＲである。このアクティブリス
トア回路ＡＲは、図示しないタイミング信号φｒｅｓに
より起動され、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイン″チｃｗを構成するＭＯ３ＦＥＴ
Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤ
Ｌに接続される。他の代表として示されているデータ線
対についても同様なＭＯ３ＦＥＴＱ５．ＱＧを介してコ
モン相補データ線対ＣＤＬ、ＣＤＬに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、出方アンプ
を含むデータ出力バッファＤＯＢの久方端子とデータ入
カバソファＤＩＨの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、７
　Ｆ　Ｌ／　スハッファＡＤＨで形成された内部相補ア
ドレス信号を受けて、１本のワード線及びダミーワード
線並びにカラムスイッチ選択信号を形成してメモリセル
及びダミーセルのアドレッシングを行う。すなわち、ア
ドレスバッファＡＤＨは、印加された外部アドレス信号
ＡＸＯ−ＡＸｉに従った内部相補アドレス信号を形成し
、ロウアドレスストローブ信号ＲＡＳにより形成された
タイミング信号φａｒに同期して内部相補アドレス信号
をロウデコーダＲ−ＤＣＨに送出する。ロウデコーダＲ
−ＤＣＲは、この内部相補アドレス信号とワード線選択
タイミング信号φＸとを受けて、所定のワード線及びダ
ミーワード線の選択動作を行う。この実施例では、後述
するようなスクロール等を高速に行うため、上記ワード
線選択タイミング信号φＸの他、これより遅れて発生す
るワード線選択タイミング信号φＸ′　も供給されてい
る。

また、アドレスバッファＡＤＢは、印加された外部アド
レス信号ＡＹＯ＝ＡＹｉに従った内部相補アドレス信号
を形成し、カラムアドレスストローブ信号ＣＡＳにより
形成された夕・ｆミング信号φａｃに同期して、それを
カラムデコーダＣ−ＤＣＲに送出する。カラムデコーダ
Ｃ−Ｄ　ＣＲは、この内部相補アドレス信号と、データ
線選択タイミング信号φｙとを受けてデータ線の選択動
作を行う。

タイーミング発住回路ＴＧは、特に制限されないが、外
部端子からのロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストロ−・ブ信号ＣＡＳ及びライトイネーブ
ル信号ＷＥを受けて上記動作に必要な各種タイミング信
号を形成する。

第２図には、上記ロウデコーダＲ−ＤＣＨの一実施例の
回路図が示されいてる。

この実施例のロウデコーダ回路は、ワード線の間隔（ピ
ッチ）を最小にするため、アドレスデコーダ部が２分割
される。すなわち、第２のアドレスデコーダ部ＤＣＲ２
は、代表して示されたノア（ＮＯＲ）ゲート回路ＮＯＨ
のように、４本のワード線ＷＬＩ〜ＷＬ４を同時に選択
するアドレスデコーダ出力信号を形成する。このアドレ
スデコーダ出力信号は、そのゲートに電源電圧Ｖｃｃが
定常的に印加されたカットＭＯ３ＦＥＴＱＩ　１〜Ｑ１
４を介して伝送ゲートＭＯ３ＦＥＴＱＩ　５〜Ｑ１８の
ゲートに伝えられる。一方、残り２ビツトのワード線選
択用のアドレス信号に従って、第１のアドレスデコーダ
部ＤＣＲ１によって４通りのワード線選択タイミング信
号φｘ００〜φｘｌｌが形成され上記伝送ゲートＭＯ３
ＦＥＴＱＩ　５〜Ｑ１８を通してそれぞれワード線ＷＬ
Ｉ〜ＷＬ４に伝えられる。このようにすることによって
、上記第１のアドレスデコーダ部を構成するノアゲート
回路ＮＯＲ等のピッチとワード線のピッチとを合わせる
ことができる。

また、スクロール等の動作機能の高速化を図るため、ワ
ード線ＷＬＯには、隣接するワード線ＷＬ１の選択信号
を受けるＭＯ３ＦＥＴＱＩ　９が設けられる。また、ワ
ード線ＷＬＩには、隣接するワード線ＷＬ２の選択信号
を受けるＭＯＳ　Ｆ　ＥＴＱ２０が設けられる。このよ
うにして、隣接するワード線Ｗｎに対しては、隣接する
ワード線Ｗｎ＋１の選択信号を受けるＭＯＳＦＥＴがそ
れぞれ設けられるものである。上記代表として示された
ＭＯ３ＦＥＴＱＩ　９〜Ｑ２２のうち、奇数番のワード
線ＷＬ１．ＷＬ３等に設けられたＭＯ３ＦＥＴＱ２０．
Ｑ２２等は、ワード線選択タイミング信号線φＸＯ°に
接続され、偶数番のワード線ＷＬＯ，ＷＬ２等に設けら
れたＭＯ３ＦＥＴＱＩ　９゜Ｑ２１等は、ワード線選択
タイミング信号φｘ１゜に接続される。これらのワード
線選択タイミング信号φＸＯ゛　φｘ１゛　は、第３の
アドレスデコーダ部ＤＣＲ３によって形成される。すな
わち、アドレスデコーダ部ＤＣＲ３は、内部相補アドレ
ス信号ａＯ，ａＯを受けて、奇数番のワード線を選択し
た時には、ワード線選択タイミング信号φＸ°に従った
ワード線選択タイミング信号φｘ１を形成し、偶数番の
ワード線を選択した時には上記ワード線選択タイミング
信号φＸ゛に従ったワード線選択タイミング信号φｘＯ
を形成する。

なお、上記ワード線選択タイミング信号φＸ”は、特に
制限されないが、後述するようにロウアドレスストロー
ブ信号ＲＡＳがロウレベルになる前に、カラムアドレス
ストローブ信号ＣＡＳをロウレベルにした時、上記タイ
ミング発生回路ＴＯによって、所定のタイミングで発生
させられるものである。

次に、第３図に示したタイミング図に従った上記実施例
回路により新たに設けられたダイナミ・ツク型ＲＡＭの
動作機能を説明する。

この実施例においては、特に、制限されないが、ロウア
ドレスストローブ信号ＲＡＳのロウレベルに先立ってカ
ラムアドレスストローブ信号ＣＡＳをロウレベルにする
。このような状態で、ロウアドレス信号ＡＸＯ〜ＡＸｉ
がアドレスバッファＡＤＢに取り込まれ、上記ロウアド
レス信号より遅れてアドレスストローブ信号ＲＡＳがロ
ウレベルになる。ここで、ＲＡＳ信号をロウアドレス信
号ＡＸＯ〜ＡＸｉより遅らせる理由は、ロウアドレス信
号ＡＸＯ〜ＡＸｉをアドレスバッファＡＤＢに確実に取
り込むためである。

次に、ＲＡＳ信号のロウレベルにより形成した信号φａ
ｒ　（図示せず）がアドレスバッファに供給され、上記
ラッチされたロウアドレス信号に対応した内部相補アド
レス信号ａｘＯ〜ａｘｉ（第１図参照）をロウアドレス
デコーダＲ−ＤＣＲに送出する。ここで、外部アドレス
信号ＡＸＯと同相の内部アドレス信号ａｘＯと逆相の内
部アドレス信号−０とを合わせて内部相補アドレス信号
且０のように表すものである。他の相補内部アドレス信
号も同様である。ロウアドレスデコーダＲ−ＤＣＲは、
その出力を上記相補アドレス信号ｕＯ〜ａｘｔに従って
選択されたものだけハイレベルに留まらせ、選択されな
いものをロウレベルにする。

そして、上記選択されたロウアドレスデコーダＲ−ＤＣ
Ｒの出力は、上記タイミング信号φａｒから遅延したワ
ード線選択タイミング信号φＸに同期してメモリアレイ
に送出される。こうして、メモリアレイの１本のワード
線とこれに対応したダミーワード線とが選択され、選択
されたメモリセルの微少記憶信号とダミーセルの基準電
圧とが相補データ線り、Ｄに読み出される。

次に、タイミング信号φｐａ　（φｐａｌ＋φｐａ２　
）により、センスアンプＳＡが活性化され、上記微少記
憶信号の増幅動作が行われる。

そして、タイミング信号φｒｅｓによりアクティブリス
トア回路ＡＲが起動され、上記相補データ線り、Ｄのう
ち、落ち込んだハイレベルの回復が行われる。

この後、この実施例では、上記カラムアドレスストロー
ブ信号ＣＡＳが先にロウレベルに変化したことをタイミ
ング発生回路ＴＧが識別し、上記ワード線選択タイミン
グ信号φＸ°を発生させる。

例えば、奇数番のワード線ＷＬＩを選択状態にした時に
は、アドレスデコーダ部Ｄ　ＣＲ，３によりワード線選
択タイミング信号φχ１″が形成されるので、上記ワー
ド線ＷＬＩの選択によってオン状態となっているＭＯ３
ＦＥＴＱＩ　９により、ワード線ＷＬＯも遅れて選択状
態にされる。これにより、上記ワード線ＷＬＩに接続さ
れたメモリセルの記憶情報が既に相補データ線り、Ｄに
読み出されているので、上記ワード線ＷＬＯの選択動作
によって、選択されたメモリセルは上記相補データ線り
。

Ｄに読み出された情報がそのまま書込まれる。すなわち
、上記一連の動作によってワード線ＷＬＩに接続された
メモリセルの全記憶情報は、ワード線ＷＬＯに接続され
たメモリセルにそれぞれ転送されるものである。以上の
動作により１サイクルの動作が終了する。

次に、ワード線ＷＬ２を選択して、上記同様に遅れてワ
ード線ＷＬＩを選択状態にすると、ワード線ＷＬ２に接
続されたメモリセルの全記憶情報は、ワード線ＷＬＩに
接続されたメモリセルにそれぞれ転送される。以下、同
様な動作を全ワード線について順次行うとこによって、
同図では、右から左方向に１゜ビットのデータを転送す
るというスクロールを行うことができるものである。

また、上記ワード線の選択順序を上記の場合とは、逆方
向に行うとクリア動作を高速に行うことができる。すな
わち、上記第２図の実施例回路において、ワード線ＷＬ
３を選択してワード線ＷＬ２に情報を転送した後、次に
ワード線ＷＬ２を選択するとそれがワード線ＷＬＩに転
送されるからである。これにより、同図において右端の
ワード線に接続された全メモリセルに論理“０”又ハ論
理“１″を書込んで置くことによって、全メモリセルを
論理＠θ″又は論理“１″にクリアすることができる。

なお、通常の書込み／読み出し動作にあっては、ロウア
ドレスストローブ信号ＲＡＳに先立ってカラムアドレス
ストローブ信号ＣＡＳがロウレベルになることはないか
ら、上記ワード線選択タイミング信号φＸ′が形成され
ることはないから、２つのワード線が同じ動作サイクル
中で同時に選択されることはない。

〔効　果〕

（ｌ）１つのワード線を選択してメモリセルの記憶情報
を相補データ線に読み出した後、隣接するワード線を選
択状態にする機能を付加することによって、１つのワー
ド線に接続される全メモリセルの記憶情報を同時に隣接
するワード線のメモリセルに転送できるから、極めて高
速にスクロール等の動作を行わせることができる。ちな
みち、６４にビットの記憶容量を持つダイナミック型Ｒ
ＡＭでは、２５５サイクルで全記憶情報を１ビツトだけ
移動させることができる。

（２）ワード線の選択順序を上記スクロール動作とは逆
方向にすることによって、高速にクリア動作を行うこと
ができるという効果が得られる。

（３）上記隣接するワード線の選択回路として、隣接す
るワード線選択信号を受けるＭＯ３Ｆ’ＥＴを設けると
いう極めて簡単な回路構成により、上記（ｌ）。

（２）のような新規有効な機能を持ったダイナミック型
ＲＡＭを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図の実施
例回路において、ワード線ＷＬＩをワード線ＷＬＯの選
択状態の時に選択させるようなＭＯＳ　Ｆ　ＥＴと選択
タイミング信号を追加することにより、左右双方向に選
択的にスクロールを行うことができるものである。

また、上記のように隣接するワード線を選択させる回路
は何であってもよい。さらに、このような二重ワード線
選択動作を選択的に行わせるための制御信号は、特別な
外部信号を追加することによって行うものの他、ロウア
ドレスストローブ信号とライトイネーブル信号等との組
み合わせによって形成するもの等積々の実施形態を採る
ことができるものである。

〔利用分野〕

この発明は、情報を電荷の形態で記憶するダ・イナミッ
ク型ＲＡＭに広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施−例を示す回路図、第２図
は、そのロウデコーダ回路の一実施例を示す回路図、 第３図は、この発明に係るダイナミック型ＲＡＭの動作
の一例を説明するためのタイ文ング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出力バッファ、Ｄ！Ｂ・・データ人力バッファ、ＴＧ・
・タイミング発生回路 第　１　図 で耶７Ａとθ〜Ａ４ 第　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、情報記憶キャパシタとアドレス選択用ＭＯ３ＦＥＴ
   とで構成された複数のメモリセルがマトリックス状に配
   置されたメモリアレイを含み、上記メモリアレイの１つ
   のワード線を選択してデータ線に読み出された記憶情報
   を上記選択されたワード線に隣接するワード線を選択状
   態にすることによって隣接するメモリセルに転送する機
   能を設けたことを特徴とするダイナミック型ＲＡＭ。 ２、上記隣接するワード線の選択回路は、上記ワード線
   の選択信号を受け、上記ワード線の選択タイミング信号
   より遅れて発生するワード線選択タイミング信号を伝送
   するＭＯＳＦＥＴにより構成されるものであることを特
   徴とする特許請求の範囲第１項記載のダイナミック型Ｒ
   ＡＭゆ３、上記隣接するメモリセルへの転送動作は、外
   部端子から供給される制御信号の組み合わせにより選択
   的に行わせるものであることを特徴とする特許請求の範
   囲第１又は第２項記載のダイナミック型ＲＡＭ。