JPH0542759B2 - - Google Patents
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- Publication number
- JPH0542759B2 JPH0542759B2 JP6169583A JP6169583A JPH0542759B2 JP H0542759 B2 JPH0542759 B2 JP H0542759B2 JP 6169583 A JP6169583 A JP 6169583A JP 6169583 A JP6169583 A JP 6169583A JP H0542759 B2 JPH0542759 B2 JP H0542759B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- address
- data storage
- address latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータのデータ記憶用
RAMの改良に関する。
RAMの改良に関する。
第１図は従来のマイクロコンピユータのデータ
記憶用RAM及び周辺部のブロツク図である。
記憶用RAM及び周辺部のブロツク図である。
１はデータ記憶用RAM、２はRAMアドレス
ラツチ、３はマイクロコンピユータ内部のバス、
４は前記データ記憶用RAMの中のビツトライン
及びビツトラインバーのプリチヤージを制御する
プリチヤージ信号線、２５は算術演算を行なう算
術演算ユニツト（以後ALUと略す）、２６はプロ
グラムカウンタ、２９はプログラム命令が格納さ
れたROM、２７はプログラムROM２９のアド
レスを一時保持するアドレスレジスタ、２８はプ
ログラム命令を一時保持する命令レジスタであ
る。
ラツチ、３はマイクロコンピユータ内部のバス、
４は前記データ記憶用RAMの中のビツトライン
及びビツトラインバーのプリチヤージを制御する
プリチヤージ信号線、２５は算術演算を行なう算
術演算ユニツト（以後ALUと略す）、２６はプロ
グラムカウンタ、２９はプログラム命令が格納さ
れたROM、２７はプログラムROM２９のアド
レスを一時保持するアドレスレジスタ、２８はプ
ログラム命令を一時保持する命令レジスタであ
る。
まずマイクロコンピユータのアドレツシング方
式として多用されている間接アドレツシングにつ
いて説明する。
式として多用されている間接アドレツシングにつ
いて説明する。
データ記憶用RAM１の中の特定のRAMセル
に書き込まれているデータをRAMアドレスラツ
チ２に転送することにより、前記特定のRAMセ
ルをRAMのデータポインタとすることができ
る。このように、RAMの中の特定のRAMセル
に書き込まれているデータをアドレスとする
RAMセルに対して書き込みや読み出しを行なう
方式を間接アドレツシングという。
に書き込まれているデータをRAMアドレスラツ
チ２に転送することにより、前記特定のRAMセ
ルをRAMのデータポインタとすることができ
る。このように、RAMの中の特定のRAMセル
に書き込まれているデータをアドレスとする
RAMセルに対して書き込みや読み出しを行なう
方式を間接アドレツシングという。
こうした間接アドレツシング方式による従来の
マイクロコンピユータにおいて、データポインタ
のデータをRAMアドレスラツチ２へ転送する場
合、まずデータポインタのデータをバス３に出力
し、次にバス３上のデータをRAMアドレスラツ
チ２がラツチするという手順により行なわれてい
た。第２図ａは、第１図に示す従来のデータ記憶
用RAMを用いるマイクロコンピユータで間接ア
ドレツシングを含む命令を実行した場合のタイム
チヤートである。CLOCKは命令サイクルを決め
るクロツク、BUSはバスを占有するデータの種
類、PRCHGはRAMのビツトライン及びビツト
ラインバーのプリチヤージを制御する信号であ
り、ハイレベルの時にプリチヤージが行なわれる
ものとする。第１ステートＡではプログラム
ROM２９から出力された命令コードがバス３を
経由して命令レジスタ２８に転送される。第２ス
テートＢではプログラムカウンタ２６の下位側８
ビツトがバス３を経由してプログラムROM２９
のアドレスレジスタ２７に転送されると共に、ク
ロツクＳ２の立ち上がりでRAM１のプリチヤー
ジが終了する。第３ステートＣではデータポイン
タの値がバス３に出力され、クロツクＳ３の立ち
下がりでRAMアドレスラツチ２にラツチされ
る。同時に次のRAMの読み出しを行なうための
プリチヤージ信号がパルス状にハイレベルにな
り、RAMのビツトライン及びビツトラインバー
は再びプリチヤージされる。第４ステートＤでは
データポインタの指定するアドレスデータが
RAM１からバス３に読み出される。第５ステー
トＥではALU２５によつて処理された演算結果
がバス３を経由してRAM１に書き込まれる。
マイクロコンピユータにおいて、データポインタ
のデータをRAMアドレスラツチ２へ転送する場
合、まずデータポインタのデータをバス３に出力
し、次にバス３上のデータをRAMアドレスラツ
チ２がラツチするという手順により行なわれてい
た。第２図ａは、第１図に示す従来のデータ記憶
用RAMを用いるマイクロコンピユータで間接ア
ドレツシングを含む命令を実行した場合のタイム
チヤートである。CLOCKは命令サイクルを決め
るクロツク、BUSはバスを占有するデータの種
類、PRCHGはRAMのビツトライン及びビツト
ラインバーのプリチヤージを制御する信号であ
り、ハイレベルの時にプリチヤージが行なわれる
ものとする。第１ステートＡではプログラム
ROM２９から出力された命令コードがバス３を
経由して命令レジスタ２８に転送される。第２ス
テートＢではプログラムカウンタ２６の下位側８
ビツトがバス３を経由してプログラムROM２９
のアドレスレジスタ２７に転送されると共に、ク
ロツクＳ２の立ち上がりでRAM１のプリチヤー
ジが終了する。第３ステートＣではデータポイン
タの値がバス３に出力され、クロツクＳ３の立ち
下がりでRAMアドレスラツチ２にラツチされ
る。同時に次のRAMの読み出しを行なうための
プリチヤージ信号がパルス状にハイレベルにな
り、RAMのビツトライン及びビツトラインバー
は再びプリチヤージされる。第４ステートＤでは
データポインタの指定するアドレスデータが
RAM１からバス３に読み出される。第５ステー
トＥではALU２５によつて処理された演算結果
がバス３を経由してRAM１に書き込まれる。
このように従来のデータ記憶RAMを用いるマ
イクロコンピユータでは１命令サイクルについて
５ステートを要し、さらに第３ステートＣの立ち
下がり時にパルス状のプリチヤージ信号出力を必
要とした。本発明は１命令サイクルに必要なステ
ート数を減少させてマイクロコンピユータの処理
速度を向上させると共に、パルス状のプリチヤー
ジ信号を不要として制御回路を簡略化することに
ある。
イクロコンピユータでは１命令サイクルについて
５ステートを要し、さらに第３ステートＣの立ち
下がり時にパルス状のプリチヤージ信号出力を必
要とした。本発明は１命令サイクルに必要なステ
ート数を減少させてマイクロコンピユータの処理
速度を向上させると共に、パルス状のプリチヤー
ジ信号を不要として制御回路を簡略化することに
ある。
本発明のマイクロコンピユータは、
行列に配置された複数のRAMセルと、前記
RAMセルの一部に配置されたデータポインタ
と、前記RAMセルをアドレスするアドレスデコ
ーダと、内部バスとのデータの受渡しを行なうデ
ータインターフエースとを有するデータ記憶用
RAMを１チツプに含むマイクロコンピユータに
おいて、前記データ記憶用RAMのアドレス情報
を記憶するアドレスラツチ手段と、前記データポ
インタに格納された情報を前記アドレスラツチ手
段へ前記内部バスを経由せずに転送する手段とを
有することを特徴とする。
RAMセルの一部に配置されたデータポインタ
と、前記RAMセルをアドレスするアドレスデコ
ーダと、内部バスとのデータの受渡しを行なうデ
ータインターフエースとを有するデータ記憶用
RAMを１チツプに含むマイクロコンピユータに
おいて、前記データ記憶用RAMのアドレス情報
を記憶するアドレスラツチ手段と、前記データポ
インタに格納された情報を前記アドレスラツチ手
段へ前記内部バスを経由せずに転送する手段とを
有することを特徴とする。
本発明の構成によれば、データ記憶用RAM内
のデータポインタからデータ記憶用RAMのアド
レスラツチ手段へ内部バスを使用せずに直接のデ
ータ転送が可能になるため、データ記憶用RAM
からバスを経由してアドレスラツチ手段へデータ
を転送するステート（実施例では第３ステート
Ｃ）を省くことができる。
のデータポインタからデータ記憶用RAMのアド
レスラツチ手段へ内部バスを使用せずに直接のデ
ータ転送が可能になるため、データ記憶用RAM
からバスを経由してアドレスラツチ手段へデータ
を転送するステート（実施例では第３ステート
Ｃ）を省くことができる。
以下、図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
第３図は本発明を適用したマイクロコンピユー
タのデータ記憶用RAM及び周辺部の回路図であ
る。２２は行列に配置された複数のRAMセルの
一セルを示す。実施例では256×８の行列として
構成されている。２１はアドレスデコーダであ
り、フリツプフロツプで構成されたアドレスラツ
チ２から得られたアドレス信号をデコードしワー
ドライン１１〜１３のいずれかを選択的にハイレ
ベルとすることにより８個単位でRAMセルのア
クセスを行なうものである。２３のデータインタ
ーフエースは選択されたRAMセルと内部バス３
とのデータのインターフエースを行なう。選択さ
れたRAMセルからデータインターフエース２３
へのデータの転送はビツトライン１４〜１６及び
ビツトラインバー１７〜１９により行なわれる。
行列に配置されたRAMセルの内５〜７（計８個）
はデータポインタである。第４図はデータポイン
タであるRAMセル５〜７の詳細回路図である。
８〜１０はデータポインタのデータを内部バス３
を経由せずにRAMアドレスラツチ２へ転送する
ために設けられたアドレス転送ラインであり、２
４はアドレス転送ライン８〜１０とそれぞれバラ
ンスをとるために設けられたダミーのアドレス転
送ラインである。
タのデータ記憶用RAM及び周辺部の回路図であ
る。２２は行列に配置された複数のRAMセルの
一セルを示す。実施例では256×８の行列として
構成されている。２１はアドレスデコーダであ
り、フリツプフロツプで構成されたアドレスラツ
チ２から得られたアドレス信号をデコードしワー
ドライン１１〜１３のいずれかを選択的にハイレ
ベルとすることにより８個単位でRAMセルのア
クセスを行なうものである。２３のデータインタ
ーフエースは選択されたRAMセルと内部バス３
とのデータのインターフエースを行なう。選択さ
れたRAMセルからデータインターフエース２３
へのデータの転送はビツトライン１４〜１６及び
ビツトラインバー１７〜１９により行なわれる。
行列に配置されたRAMセルの内５〜７（計８個）
はデータポインタである。第４図はデータポイン
タであるRAMセル５〜７の詳細回路図である。
８〜１０はデータポインタのデータを内部バス３
を経由せずにRAMアドレスラツチ２へ転送する
ために設けられたアドレス転送ラインであり、２
４はアドレス転送ライン８〜１０とそれぞれバラ
ンスをとるために設けられたダミーのアドレス転
送ラインである。
データポインタであるRAMセル５〜７の
RAMセルに書き込まれているデータはそれぞれ
８〜１０のアドレス転送ラインによつて、常に
RAMアドレスラツチ２に転送されている。
RAMアドレスラツチ２はアドレス転送ラインか
ら転送されてくるデータをアドレスラツチ信号線
２０の信号の立ち上がりで内部に取り込み、立ち
下がりでラツチを行なう。第２図ｂは第３図及び
第４図に示したデータ記憶用RAMを用いたマイ
クロコンピユータにおいて間接アドレツシングを
含む命令を実行した場合のタイムチヤートであ
る。従来５ステート必要だつた１命令サイクルの
第３ステートＣとパルス状のプリチヤージ信号
PRCHGが不要になつている。
RAMセルに書き込まれているデータはそれぞれ
８〜１０のアドレス転送ラインによつて、常に
RAMアドレスラツチ２に転送されている。
RAMアドレスラツチ２はアドレス転送ラインか
ら転送されてくるデータをアドレスラツチ信号線
２０の信号の立ち上がりで内部に取り込み、立ち
下がりでラツチを行なう。第２図ｂは第３図及び
第４図に示したデータ記憶用RAMを用いたマイ
クロコンピユータにおいて間接アドレツシングを
含む命令を実行した場合のタイムチヤートであ
る。従来５ステート必要だつた１命令サイクルの
第３ステートＣとパルス状のプリチヤージ信号
PRCHGが不要になつている。
以上のように本発明によれば、データ記憶用
RAM内にデータポインタを内蔵させ、常に
RAMアドレスラツチにデータポインタのデータ
が入力されるので内部バスを介してデータポイン
タのデータをRAMアドレスラツチに転送するス
テートが省け、従来１命令サイクルに５つのステ
ートが必要であつた所が、４つのステートで同じ
命令を実行できるようになつた。このため、同一
の動作クロツクを用いながらマイクロコンピユー
タの処理速度の向上を果たすことができる。ま
た、１命令サイクルにおけるRAMのアクセスが
１度で済むことから、第２図ａに示すプリチヤー
ジ信号PRCHGの第３ステートＣにおけるパルス
出力が不要となり、プリチヤージ信号の制御回路
の簡略化という優れた効果が期待できる。
RAM内にデータポインタを内蔵させ、常に
RAMアドレスラツチにデータポインタのデータ
が入力されるので内部バスを介してデータポイン
タのデータをRAMアドレスラツチに転送するス
テートが省け、従来１命令サイクルに５つのステ
ートが必要であつた所が、４つのステートで同じ
命令を実行できるようになつた。このため、同一
の動作クロツクを用いながらマイクロコンピユー
タの処理速度の向上を果たすことができる。ま
た、１命令サイクルにおけるRAMのアクセスが
１度で済むことから、第２図ａに示すプリチヤー
ジ信号PRCHGの第３ステートＣにおけるパルス
出力が不要となり、プリチヤージ信号の制御回路
の簡略化という優れた効果が期待できる。
本実施例ではSRAMタイプのデータ記憶用
RAMを使用したが、当然ながら本発明はDRAM
タイプのデータ記憶用RAMを用いるマイクロコ
ンピユータにも適用可能である。
RAMを使用したが、当然ながら本発明はDRAM
タイプのデータ記憶用RAMを用いるマイクロコ
ンピユータにも適用可能である。
第１図は従来のマイクロコンピユータのデータ
記憶用RAM及び周辺部のブロツク図。第２図ａ
は従来、間接アドレツシングを含む命令を実行す
る場合のタイムチヤート。第２図ｂは本発明によ
る、間接アドレツシングを含む命令を実行する場
合のタイムチヤート。第３図は本発明によるマイ
クロコンピユータのデータ記憶用RAM及び周辺
部の回路図。第４図はデータポインタとなる
RAMセルの詳細回路図である。 １……データ記憶用RAM、２……RAMアド
レスラツチ、３……マイクロコンピユータ内部バ
ス、４……RAMプリチヤージ信号線、５〜７…
…データポインタとなるRAMセル、８〜１０…
…アドレス転送ライン、２０……RAMアドレス
ラツチ信号線、２５……ALU、２６……プログ
ラムカウンタ、２７……アドレスレジスタ、２８
……命令レジスタ、２９……プログラムROM。
記憶用RAM及び周辺部のブロツク図。第２図ａ
は従来、間接アドレツシングを含む命令を実行す
る場合のタイムチヤート。第２図ｂは本発明によ
る、間接アドレツシングを含む命令を実行する場
合のタイムチヤート。第３図は本発明によるマイ
クロコンピユータのデータ記憶用RAM及び周辺
部の回路図。第４図はデータポインタとなる
RAMセルの詳細回路図である。 １……データ記憶用RAM、２……RAMアド
レスラツチ、３……マイクロコンピユータ内部バ
ス、４……RAMプリチヤージ信号線、５〜７…
…データポインタとなるRAMセル、８〜１０…
…アドレス転送ライン、２０……RAMアドレス
ラツチ信号線、２５……ALU、２６……プログ
ラムカウンタ、２７……アドレスレジスタ、２８
……命令レジスタ、２９……プログラムROM。
Claims (1)
- 【特許請求の範囲】 １ 行列に配置された複数のRAMセルと、 前記RAMセルの一部に配置されたデータポイ
ンタと、 前記RAMセルをアドレスするアドレスデコー
ダと、 内部バスとのデータの受渡しを行なうデータイ
ンターフエースとを有するデータ記憶用RAMを
１チツプに含むマイクロコンピユータにおいて、 前記データ記憶用RAMのアドレス情報を記憶
するアドレスラツチ手段と、 前記データポインタに格納された情報を前記ア
ドレスラツチ手段へ前記内部バスを経由せずに転
送する手段とを有することを特徴とするマイクロ
コンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061695A JPS59188760A (ja) | 1983-04-08 | 1983-04-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061695A JPS59188760A (ja) | 1983-04-08 | 1983-04-08 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188760A JPS59188760A (ja) | 1984-10-26 |
| JPH0542759B2 true JPH0542759B2 (ja) | 1993-06-29 |
Family
ID=13178638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061695A Granted JPS59188760A (ja) | 1983-04-08 | 1983-04-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188760A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188627A (ja) * | 1985-02-18 | 1986-08-22 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
-
1983
- 1983-04-08 JP JP58061695A patent/JPS59188760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188760A (ja) | 1984-10-26 |
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