JPH0543115B2 - - Google Patents
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- JPH0543115B2 JPH0543115B2 JP60074886A JP7488685A JPH0543115B2 JP H0543115 B2 JPH0543115 B2 JP H0543115B2 JP 60074886 A JP60074886 A JP 60074886A JP 7488685 A JP7488685 A JP 7488685A JP H0543115 B2 JPH0543115 B2 JP H0543115B2
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- Japan
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- electrode
- display
- film transistor
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Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は液晶セルを構成する一方の透明基板
の内面に表示電極が複数形成され、その各表示電
極に薄膜トランジスタが接続され、その薄膜トラ
ンジスタを選択的にスイツチング制御することに
よつて表示電極を選択的に表示するようにした液
晶表示素子に関する。
の内面に表示電極が複数形成され、その各表示電
極に薄膜トランジスタが接続され、その薄膜トラ
ンジスタを選択的にスイツチング制御することに
よつて表示電極を選択的に表示するようにした液
晶表示素子に関する。
「従来の技術」
従来のこの種の液晶表示素子は例えば第７図に
示すようにガラスのような透明基板１１及び１２
が近接対向して設けられ、その周縁部にはスペー
サ１３が介在され、これら透明基板１１，１２間
に液晶１４が封入されている。一方の透明基板１
１の内面に表示電極１５が複数形成され、これら
各表示電極１５に接してそれぞれスイツチング素
子として薄膜トランジスタ１６が形成され、その
薄膜トランジスタ１６のドレインは表示電極１５
に接続されている。これら複数の表示電極１５と
対向して他方の透明基板１２の内面に透明な共通
電極１７が形成されている。
示すようにガラスのような透明基板１１及び１２
が近接対向して設けられ、その周縁部にはスペー
サ１３が介在され、これら透明基板１１，１２間
に液晶１４が封入されている。一方の透明基板１
１の内面に表示電極１５が複数形成され、これら
各表示電極１５に接してそれぞれスイツチング素
子として薄膜トランジスタ１６が形成され、その
薄膜トランジスタ１６のドレインは表示電極１５
に接続されている。これら複数の表示電極１５と
対向して他方の透明基板１２の内面に透明な共通
電極１７が形成されている。
表示電極１５は例えば画素電極であつて第８図
に示すように、透明基板１１上に正方形のものが
行及び列に、つまりマトリクス状に近接配列され
ており、表示電極１５の各行配列と近接し、かつ
これに沿つてそれぞれゲートバス１８が形成さ
れ、また表示電極１５の各列配列と近接してそれ
に沿つてソースバス（データ線）１９がそれぞれ
形成されている。これら各ゲートバス１８及びソ
ースバス１９の交差点において薄膜トランジスタ
１６が設けられ、各薄膜トランジスタ１６のゲー
トは両バスの交差点位置においてゲートバス１８
に接続され、各ソースはソースバス１９にそれぞ
れ接続され、更に各ドレインは表示電極１５に接
続されている。
に示すように、透明基板１１上に正方形のものが
行及び列に、つまりマトリクス状に近接配列され
ており、表示電極１５の各行配列と近接し、かつ
これに沿つてそれぞれゲートバス１８が形成さ
れ、また表示電極１５の各列配列と近接してそれ
に沿つてソースバス（データ線）１９がそれぞれ
形成されている。これら各ゲートバス１８及びソ
ースバス１９の交差点において薄膜トランジスタ
１６が設けられ、各薄膜トランジスタ１６のゲー
トは両バスの交差点位置においてゲートバス１８
に接続され、各ソースはソースバス１９にそれぞ
れ接続され、更に各ドレインは表示電極１５に接
続されている。
これらゲートバス１８とソースバス１９との各
一つを選択してそれら間に電圧を印加し、その電
圧が印加された薄膜トランジスタ１６のみが導通
し、その導通した薄膜トランジスタ１６のドレイ
ンに接続された表示電極１５に電荷を蓄積して表
示電極１５と共通電極１７との間の部分の液晶１
４のみに電圧を印加し、これによつてその表示電
極１５の部分のみが光透明或は光遮断となり、選
択的な表示が行われる。この表示電極１５に蓄積
した電荷を放電させることによつて表示を消去さ
せることができる。
一つを選択してそれら間に電圧を印加し、その電
圧が印加された薄膜トランジスタ１６のみが導通
し、その導通した薄膜トランジスタ１６のドレイ
ンに接続された表示電極１５に電荷を蓄積して表
示電極１５と共通電極１７との間の部分の液晶１
４のみに電圧を印加し、これによつてその表示電
極１５の部分のみが光透明或は光遮断となり、選
択的な表示が行われる。この表示電極１５に蓄積
した電荷を放電させることによつて表示を消去さ
せることができる。
薄膜トランジスタ１６は従来においては例えば
第９図及び第１０図に示すように構成されてい
た。即ち透明基板１１上に表示電極１５とソース
バス１９とがITOのような透明導電膜によつて形
成され、表示電極１５及びソースバス１９の互に
平行近接した部分間にまたがつてアモルフアスシ
リコンのような半導体層２１が形成され、更にそ
の上に窒化シリコンなどのゲート絶縁膜２２が形
成される。このゲート絶縁膜２２上において半導
体層２１を介して表示電極１５及びソースバス１
９とそれぞれ一部重なつてゲート電極２３が形成
される。ゲート電極２３の一端はゲートバス１８
に接続される。このようにしてゲート電極２３と
それぞれ対向した表示電極１５、ソースバス１９
はそれぞれドレイン電極１５ａ、ソース電極１９
ａを構成し、これら電極１５ａ，１９ａ、半導体
層２１、ゲート絶縁膜２２、ゲート電極２３によ
つて薄膜トランジスタ１６が構成される。ゲート
電極２３及びゲートバス１８が同時に形成され、
例えばアルミニウムによつて構成される。
第９図及び第１０図に示すように構成されてい
た。即ち透明基板１１上に表示電極１５とソース
バス１９とがITOのような透明導電膜によつて形
成され、表示電極１５及びソースバス１９の互に
平行近接した部分間にまたがつてアモルフアスシ
リコンのような半導体層２１が形成され、更にそ
の上に窒化シリコンなどのゲート絶縁膜２２が形
成される。このゲート絶縁膜２２上において半導
体層２１を介して表示電極１５及びソースバス１
９とそれぞれ一部重なつてゲート電極２３が形成
される。ゲート電極２３の一端はゲートバス１８
に接続される。このようにしてゲート電極２３と
それぞれ対向した表示電極１５、ソースバス１９
はそれぞれドレイン電極１５ａ、ソース電極１９
ａを構成し、これら電極１５ａ，１９ａ、半導体
層２１、ゲート絶縁膜２２、ゲート電極２３によ
つて薄膜トランジスタ１６が構成される。ゲート
電極２３及びゲートバス１８が同時に形成され、
例えばアルミニウムによつて構成される。
「発明が解決しようとする問題点」
この従来の液晶表示素子において、各薄膜トラ
ンジスタ１６のゲート電極２３とドレイン電極１
５ａ及びソース電極１９ａとの間にそれぞれ静電
（寄生）容量Cgd及びCsgが存在している、またこ
れらゲート電極２３とドレイン電極１５ａ、ソー
ス電極１９ａとの各対向部分間における半導体層
２１の面積により抵抗値が変化する寄生抵抗Rs
がある。これら静電容量Cgd、Csg、寄生抵抗Rsは
薄膜トランジスタ１６の特性に大きく影響を与え
るが、ゲート電極２３を作る際にその位置が僅か
ずれると、静電容量Cgdなどが直接変化し、この
ため薄膜トランジスタ１６の特性にバラつきが生
じる。例えばこれら電極の重なる部分の幅の設計
値を３ミクロンとした場合に、そのチヤネル幅を
ｗとすると設計値通りならば静電容量Cgd、Csgは
それぞれ３倍のｗに比例したものであるが、１ミ
クロンだけゲート電極２３がソース電極１９ａ側
にずれると、Cgd及びCsgはそれぞれ２倍のｗ、及
び４倍のｗに比例したものとなり、ゲート電極２
３がソース電極１９ａ側に２ミクロンずれると、
Cgd、Csgはそれぞれ５倍のｗ、１倍のｗに比例し
たものとなる。従つてゲート電極２３のずれは薄
膜トランジスタ１６の特性に大きな影響を与え
る。液晶表示素子において薄膜トランジスタ１６
の特性にバラつきが生じると表示むらが発生す
る。
ンジスタ１６のゲート電極２３とドレイン電極１
５ａ及びソース電極１９ａとの間にそれぞれ静電
（寄生）容量Cgd及びCsgが存在している、またこ
れらゲート電極２３とドレイン電極１５ａ、ソー
ス電極１９ａとの各対向部分間における半導体層
２１の面積により抵抗値が変化する寄生抵抗Rs
がある。これら静電容量Cgd、Csg、寄生抵抗Rsは
薄膜トランジスタ１６の特性に大きく影響を与え
るが、ゲート電極２３を作る際にその位置が僅か
ずれると、静電容量Cgdなどが直接変化し、この
ため薄膜トランジスタ１６の特性にバラつきが生
じる。例えばこれら電極の重なる部分の幅の設計
値を３ミクロンとした場合に、そのチヤネル幅を
ｗとすると設計値通りならば静電容量Cgd、Csgは
それぞれ３倍のｗに比例したものであるが、１ミ
クロンだけゲート電極２３がソース電極１９ａ側
にずれると、Cgd及びCsgはそれぞれ２倍のｗ、及
び４倍のｗに比例したものとなり、ゲート電極２
３がソース電極１９ａ側に２ミクロンずれると、
Cgd、Csgはそれぞれ５倍のｗ、１倍のｗに比例し
たものとなる。従つてゲート電極２３のずれは薄
膜トランジスタ１６の特性に大きな影響を与え
る。液晶表示素子において薄膜トランジスタ１６
の特性にバラつきが生じると表示むらが発生す
る。
従つてこの発明の目的は薄膜トランジスタの特
性が均一な液晶表示素子を提供することにある。
性が均一な液晶表示素子を提供することにある。
「問題点を解決するための手段」
この発明によれば、液晶セルを構成する一方の
透明基板の内面に方形状表示電極がマトリクス状
に形成され、その表示電極の各列配列の両側にそ
れぞれ沿つたソースバスが形成され、その表示電
極の各行配列にそれぞれ沿つたゲートバスが形成
され、各表示電極の一側とこれに近いソースバス
の一方との間において、その表示電極の一側にド
レイン電極が、そのソースバスにソース電極が、
そのゲートバスにゲート電極がそれぞれ接続され
た第１の薄膜トランジスタがそれぞれ形成され、
各表示電極の上記一側の反対側とこれに近いソー
スバスの他方との間において、その表示電極の一
側にドレイン電極が、そのソースバスにソース電
極が、そのゲートバスにゲート電極がそれぞれ接
続された第２の薄膜トランジスタがそれぞれ形成
され、第２の薄膜トランジスタは第１の薄膜トラ
ンジスタと寸法形状及び特性が同一であり、かつ
各チヤネル幅は、１つの素子電極に１つの薄膜ト
ランジスタのみを接続した場合におけるその薄膜
トランジスタに許容される最大チヤネル幅のほヾ
２分の１とされ、上記両側のソースバスの両端は
互いに接続されている。このように表示電極の両
側の位置に薄膜トランジスタが設けられているた
めマスクずれが生じても、一方の薄膜トランジス
タの一つの静電容量が減少すると、他方の薄膜ト
ランジスタの対応する静電容量が増加するため、
全体としては同一の静電容量、つまり設計通りの
ものとなる。
透明基板の内面に方形状表示電極がマトリクス状
に形成され、その表示電極の各列配列の両側にそ
れぞれ沿つたソースバスが形成され、その表示電
極の各行配列にそれぞれ沿つたゲートバスが形成
され、各表示電極の一側とこれに近いソースバス
の一方との間において、その表示電極の一側にド
レイン電極が、そのソースバスにソース電極が、
そのゲートバスにゲート電極がそれぞれ接続され
た第１の薄膜トランジスタがそれぞれ形成され、
各表示電極の上記一側の反対側とこれに近いソー
スバスの他方との間において、その表示電極の一
側にドレイン電極が、そのソースバスにソース電
極が、そのゲートバスにゲート電極がそれぞれ接
続された第２の薄膜トランジスタがそれぞれ形成
され、第２の薄膜トランジスタは第１の薄膜トラ
ンジスタと寸法形状及び特性が同一であり、かつ
各チヤネル幅は、１つの素子電極に１つの薄膜ト
ランジスタのみを接続した場合におけるその薄膜
トランジスタに許容される最大チヤネル幅のほヾ
２分の１とされ、上記両側のソースバスの両端は
互いに接続されている。このように表示電極の両
側の位置に薄膜トランジスタが設けられているた
めマスクずれが生じても、一方の薄膜トランジス
タの一つの静電容量が減少すると、他方の薄膜ト
ランジスタの対応する静電容量が増加するため、
全体としては同一の静電容量、つまり設計通りの
ものとなる。
このように両薄膜トランジスタを互に並列に接
続するが、そのためにソースバスを各表示電極の
両側にそれぞれ設け、その両ソースバスをループ
状に接続すれば、ソースバスの一方の断線が発生
しても使用可能であり、それだけ欠陥の発生率が
低くなる。
続するが、そのためにソースバスを各表示電極の
両側にそれぞれ設け、その両ソースバスをループ
状に接続すれば、ソースバスの一方の断線が発生
しても使用可能であり、それだけ欠陥の発生率が
低くなる。
「実施例」
第１図はこの発明による液晶表示素子の一例を
略線的に示すものであり、その表示電極１５はマ
トリクス状に配列され、第８図、第９図の場合と
同様に表示電極１５の各列と対応して一方の側に
おいてソースバス１９ａがそれぞれ形成されてお
り、そのソースバス１９ａとその列の表示電極１
５とは薄膜トランジスタ１６でそれぞれ接続され
る。この実施例においてはそれぞれ表示電極１５
について薄膜トランジスタ１６が接続された側と
反対側に、図において左側に薄膜トランジスタ２
５がそれぞれ表示電極１５に接続される。その薄
膜トランジスタ２５は各表示電極１５の配列ごと
に対応するものがそれぞれソースバス２６にその
ソース電極が接続され、表示電極１５の列配列ご
とにその対応する一対のソースバス１９，２６の
両端が互に接続され、つまりループ状に接続され
る。また図に示してないが薄膜トランジスタ２５
のゲート電極はその表示電極１５と接続された薄
膜トランジスタ１６のゲート電極が接続されたゲ
ートバス１８に接続される。従つて各表示電極に
ついてその両薄膜トランジスタ１６，２５は互に
並列に接続される。
略線的に示すものであり、その表示電極１５はマ
トリクス状に配列され、第８図、第９図の場合と
同様に表示電極１５の各列と対応して一方の側に
おいてソースバス１９ａがそれぞれ形成されてお
り、そのソースバス１９ａとその列の表示電極１
５とは薄膜トランジスタ１６でそれぞれ接続され
る。この実施例においてはそれぞれ表示電極１５
について薄膜トランジスタ１６が接続された側と
反対側に、図において左側に薄膜トランジスタ２
５がそれぞれ表示電極１５に接続される。その薄
膜トランジスタ２５は各表示電極１５の配列ごと
に対応するものがそれぞれソースバス２６にその
ソース電極が接続され、表示電極１５の列配列ご
とにその対応する一対のソースバス１９，２６の
両端が互に接続され、つまりループ状に接続され
る。また図に示してないが薄膜トランジスタ２５
のゲート電極はその表示電極１５と接続された薄
膜トランジスタ１６のゲート電極が接続されたゲ
ートバス１８に接続される。従つて各表示電極に
ついてその両薄膜トランジスタ１６，２５は互に
並列に接続される。
第２図、第３図に第７図、第９図、第１０図と
対応する部分に同一符号を付けて示すように、各
表示電極１５のソースバス１９と反対側において
ソースバス２６が形成され、そのソースバス２６
と表示電極１５との間にアモルフアスシリコンの
ような半導体層２７が形成され、更に半導体層２
７上にゲート絶縁膜２２が形成され、その上にゲ
ート電極２８が形成されて薄膜トランジスタ２５
が構成される。ゲート電極２８はゲートバス１８
に接続される。
対応する部分に同一符号を付けて示すように、各
表示電極１５のソースバス１９と反対側において
ソースバス２６が形成され、そのソースバス２６
と表示電極１５との間にアモルフアスシリコンの
ような半導体層２７が形成され、更に半導体層２
７上にゲート絶縁膜２２が形成され、その上にゲ
ート電極２８が形成されて薄膜トランジスタ２５
が構成される。ゲート電極２８はゲートバス１８
に接続される。
この構成の薄膜トランジスタ２５においても第
４図に示すようにゲート電極２８と表示電極１５
との重なり部分、つまりドレイン電極１５ｂとの
間に静電容量Cgd2が、またソースバス２６との重
なる部分、つまりソース電極２６ａとの間に静電
容量Csg2がそれぞれ存在している。しかしこのよ
うに一つの表示電極１５の両側に二つの薄膜トラ
ンジスタ１６，２５がそれぞれ形成されており、
しかもこれらは互いに並列に接続されているた
め、ゲート電極２３と表示電極１５、ソースバス
１９との静電容量をCgd1、Csg1とすると、静電容
量Cgd1とCgd2、またCsg1とCsg2はそれぞれ並列に
接続される。
４図に示すようにゲート電極２８と表示電極１５
との重なり部分、つまりドレイン電極１５ｂとの
間に静電容量Cgd2が、またソースバス２６との重
なる部分、つまりソース電極２６ａとの間に静電
容量Csg2がそれぞれ存在している。しかしこのよ
うに一つの表示電極１５の両側に二つの薄膜トラ
ンジスタ１６，２５がそれぞれ形成されており、
しかもこれらは互いに並列に接続されているた
め、ゲート電極２３と表示電極１５、ソースバス
１９との静電容量をCgd1、Csg1とすると、静電容
量Cgd1とCgd2、またCsg1とCsg2はそれぞれ並列に
接続される。
従つていまゲート電極２３，２８が設計通りの
重なりとなつた時の静電容量Cgd1＋Cgd2、Csg1＋
Csg2がそれぞれ３倍のｗであるとする。つまり各
ゲート電極とドレイン電極、ソース電極との重な
りの幅が各３ミクロン、チヤネル幅をｗ／２とす
る。この時例えば第２図、第３図、第４図におい
てゲート電極２３が図において右側にずれる場合
はゲート電極２３と薄膜トランジスタ２５のゲー
ト電極２８とは同一マスクによつて作られるた
め、ゲート電極２８も右側へ同一量ずれ、このた
め薄膜トランジスタ１６のソースゲート間の静電
容量Csg1が増加するが、その増加量と同量だけ薄
膜トランジスタ２５のソースゲート間の静電容量
Csg2が減少し、両薄膜トランジスタ１６，２５の
ソースゲート間容量は３倍のｗとなつて設計値と
変りない。このことは薄膜トランジスタ１６のゲ
ートドレイン間の静電容量Cgd1と薄膜トランジス
タ２５のゲートドレイン間の静電容量Cgd2との間
においても同様であり、一方が増加すると他方が
減少してその和は常に一定である。このためマス
クずれがあつても常に設計通りの静電容量とな
る。従つて液晶表示素子の表示面の各部における
ゲート電極の形成時のマスクずれが一様にならな
い場合でも各薄膜トランジスタの特性の等しいも
のが得られる。寄生抵抗Rsについても薄膜トラ
ンジスタ１６側が増加すれば薄膜トランジスタ２
５側が減少し、常にその和が一定となる。
重なりとなつた時の静電容量Cgd1＋Cgd2、Csg1＋
Csg2がそれぞれ３倍のｗであるとする。つまり各
ゲート電極とドレイン電極、ソース電極との重な
りの幅が各３ミクロン、チヤネル幅をｗ／２とす
る。この時例えば第２図、第３図、第４図におい
てゲート電極２３が図において右側にずれる場合
はゲート電極２３と薄膜トランジスタ２５のゲー
ト電極２８とは同一マスクによつて作られるた
め、ゲート電極２８も右側へ同一量ずれ、このた
め薄膜トランジスタ１６のソースゲート間の静電
容量Csg1が増加するが、その増加量と同量だけ薄
膜トランジスタ２５のソースゲート間の静電容量
Csg2が減少し、両薄膜トランジスタ１６，２５の
ソースゲート間容量は３倍のｗとなつて設計値と
変りない。このことは薄膜トランジスタ１６のゲ
ートドレイン間の静電容量Cgd1と薄膜トランジス
タ２５のゲートドレイン間の静電容量Cgd2との間
においても同様であり、一方が増加すると他方が
減少してその和は常に一定である。このためマス
クずれがあつても常に設計通りの静電容量とな
る。従つて液晶表示素子の表示面の各部における
ゲート電極の形成時のマスクずれが一様にならな
い場合でも各薄膜トランジスタの特性の等しいも
のが得られる。寄生抵抗Rsについても薄膜トラ
ンジスタ１６側が増加すれば薄膜トランジスタ２
５側が減少し、常にその和が一定となる。
第５図に示すように各表示電極の行配列と平行
してゲートバス１８と反対側に各表示電極１５に
対してゲートバス３１を設け、薄膜トランジスタ
１６のゲート電極２３をゲートバス３１に接続
し、薄膜トランジスタ２５のゲート電極２８をゲ
ートバス１８に接続するようにし、各行配列と対
応するゲートバス１８，３１はその両端で互に接
続してループ状にする。このようにして表示電極
１５の両側に薄膜トランジスタ１６，２５をそれ
ぞれ設けると共にソースバス１９，２６と同様に
ゲートバス１８，３１も２本をループ状に接続す
ることによつて断線に対して強くすることができ
る。
してゲートバス１８と反対側に各表示電極１５に
対してゲートバス３１を設け、薄膜トランジスタ
１６のゲート電極２３をゲートバス３１に接続
し、薄膜トランジスタ２５のゲート電極２８をゲ
ートバス１８に接続するようにし、各行配列と対
応するゲートバス１８，３１はその両端で互に接
続してループ状にする。このようにして表示電極
１５の両側に薄膜トランジスタ１６，２５をそれ
ぞれ設けると共にソースバス１９，２６と同様に
ゲートバス１８，３１も２本をループ状に接続す
ることによつて断線に対して強くすることができ
る。
更に第６図に示すように各表示電極１５に対し
てソースバス１９，２６を設けると共に、これら
ソースバス１９，２６間を接続する接続線３３を
設け、表示電極１５の両側においてこのソースバ
ス接続線３３と表示電極１５との間にそれぞれ薄
膜トランジスタ１６，２５を形成してもよい。こ
の場合は列方向において隣接している表示電極間
の二つの薄膜トランジスタ１６，２５について半
導体層２１を共通に形成することができる。つま
りこの例では各表示電極１５の列配列ごとにその
隣接表示電極間でソースバス１９，２６を接続線
３３で連結接続し、つまりソースバスを梯子形に
形成し、その梯子の段に対応したところで、つま
り接続線３３で表示電極の両側に薄膜トランジス
タ１６，２５を形成している。これにより開口率
を損うことなく薄膜トランジスタを２個設けるこ
とができ、しかもソースバスは複数個所で断線し
ても欠陥となり難く、またゲートバスも１本が切
断しても欠陥とはならない。
てソースバス１９，２６を設けると共に、これら
ソースバス１９，２６間を接続する接続線３３を
設け、表示電極１５の両側においてこのソースバ
ス接続線３３と表示電極１５との間にそれぞれ薄
膜トランジスタ１６，２５を形成してもよい。こ
の場合は列方向において隣接している表示電極間
の二つの薄膜トランジスタ１６，２５について半
導体層２１を共通に形成することができる。つま
りこの例では各表示電極１５の列配列ごとにその
隣接表示電極間でソースバス１９，２６を接続線
３３で連結接続し、つまりソースバスを梯子形に
形成し、その梯子の段に対応したところで、つま
り接続線３３で表示電極の両側に薄膜トランジス
タ１６，２５を形成している。これにより開口率
を損うことなく薄膜トランジスタを２個設けるこ
とができ、しかもソースバスは複数個所で断線し
ても欠陥となり難く、またゲートバスも１本が切
断しても欠陥とはならない。
しかしこのようにソースバスを梯子形に構成す
る第６図においてソースバス２６を省略しても、
マスク合せのずれに対する影響がなく、均一な特
性の薄膜トランジスタを得ることができる。更に
このように一つの表示電極１５に対してその両側
に二つの薄膜トランジスタを接続し、これらを同
時に制御する構成としたが、更にその表示電極の
一つの対向線のみならず二つの対向線について薄
膜トランジスタをそれぞれ形成し、つまり四つの
薄膜トランジスタを形成してこれら四つを同時に
制御するように構成してもよい。また上述におい
ては薄膜トランジスタが形成された透明基板１１
に対して半導体層やゲート絶縁膜を形成した上に
ゲート電極を形成したが、逆に透明基板側にゲー
ト電極を形成し、その上にゲート絶縁膜を形成
し、更に半導体層を形成し、その上にソース電
極、ドレイン電極を形成するようにした薄膜トラ
ンジスタにもこの発明を適用することができる。
また上述の例では白黒表示に適用したが、カラー
表示にもこの発明を適用することが可能である。
表示電極１５としては画素電極のみならず、棒状
セグメントの表示電極を７本用いて８字状に配置
し、数字を選択表示するなど、他の形状の表示電
極としてもよい。
る第６図においてソースバス２６を省略しても、
マスク合せのずれに対する影響がなく、均一な特
性の薄膜トランジスタを得ることができる。更に
このように一つの表示電極１５に対してその両側
に二つの薄膜トランジスタを接続し、これらを同
時に制御する構成としたが、更にその表示電極の
一つの対向線のみならず二つの対向線について薄
膜トランジスタをそれぞれ形成し、つまり四つの
薄膜トランジスタを形成してこれら四つを同時に
制御するように構成してもよい。また上述におい
ては薄膜トランジスタが形成された透明基板１１
に対して半導体層やゲート絶縁膜を形成した上に
ゲート電極を形成したが、逆に透明基板側にゲー
ト電極を形成し、その上にゲート絶縁膜を形成
し、更に半導体層を形成し、その上にソース電
極、ドレイン電極を形成するようにした薄膜トラ
ンジスタにもこの発明を適用することができる。
また上述の例では白黒表示に適用したが、カラー
表示にもこの発明を適用することが可能である。
表示電極１５としては画素電極のみならず、棒状
セグメントの表示電極を７本用いて８字状に配置
し、数字を選択表示するなど、他の形状の表示電
極としてもよい。
「発明の効果」
以上述べたようにこの発明の液晶表示素子によ
ればその製造時におけるマスクずれなどに拘らず
各部の薄膜トランジスタとして同一特性のものを
容易に得ることができ、その寄生容量Cgd、Csgや
寄生抵抗Rsのかたよりが複数の薄膜トランジス
タが接続されているため互に相殺されて１表示電
極当りの綜合的な薄膜トランジスタの特性のバラ
つきは極めて少なくなり、それだけ表示むらが軽
減される。
ればその製造時におけるマスクずれなどに拘らず
各部の薄膜トランジスタとして同一特性のものを
容易に得ることができ、その寄生容量Cgd、Csgや
寄生抵抗Rsのかたよりが複数の薄膜トランジス
タが接続されているため互に相殺されて１表示電
極当りの綜合的な薄膜トランジスタの特性のバラ
つきは極めて少なくなり、それだけ表示むらが軽
減される。
更にこのような幾何学的ずれがあつても寄生容
量などが一方的に増減しないため、薄膜トランジ
スタの設計時に、チヤネル幅ｗを限度まで大きく
することができ、同時に薄膜トランジスタの注入
電荷能力も設計値に近い特性のものを得ることが
できる。
量などが一方的に増減しないため、薄膜トランジ
スタの設計時に、チヤネル幅ｗを限度まで大きく
することができ、同時に薄膜トランジスタの注入
電荷能力も設計値に近い特性のものを得ることが
できる。
更に上述したようにソースバスを各表示電極当
り２本設けてこれをその両端で互に接続し、ルー
プ状とする場合はその１個所が断線しても液晶表
示素子が障害となるおそれはなく、それだけ欠陥
の発生率の少ない歩留まりの高いものとなる。同
様にしてゲートバスも各表示電極に対して２本設
けてその両端を互に接続した構成とすると、ゲー
トバスの１個所の断線によつては欠陥とならな
い。
り２本設けてこれをその両端で互に接続し、ルー
プ状とする場合はその１個所が断線しても液晶表
示素子が障害となるおそれはなく、それだけ欠陥
の発生率の少ない歩留まりの高いものとなる。同
様にしてゲートバスも各表示電極に対して２本設
けてその両端を互に接続した構成とすると、ゲー
トバスの１個所の断線によつては欠陥とならな
い。
第１図はこの発明による液晶表示素子の概略を
示す図、第２図はその薄膜トランジスタ及び表示
電極の配列の一部を示す平面図、第３図は第２図
のAA線断面図、第４図は薄膜トランジスタ１
６，２５の寄生容量を示す図、第５図はこの発明
の液晶表示素子の他の例を示す第２図と対応した
平面図、第６図はこの発明の液晶表示素子の更に
他の例を示す第２図と対応した平面図、第７図は
マトリクス液晶表示素子の一般的構成の一部断面
図、第８図はマトリクス液晶表示素子の電気的等
価回路図、第９図は従来のマトリクス液晶表示素
子の表示電極、薄膜トランジスタの配列の一部を
示す平面図、第１０図は第８図のBB線断面図で
ある。 １１，１２：透明基板、１４：液晶、１５：表
示電極、１６，２５：薄膜トランジスタ、１８，
３１：ゲートバス、１９，２６：ソースバス。
示す図、第２図はその薄膜トランジスタ及び表示
電極の配列の一部を示す平面図、第３図は第２図
のAA線断面図、第４図は薄膜トランジスタ１
６，２５の寄生容量を示す図、第５図はこの発明
の液晶表示素子の他の例を示す第２図と対応した
平面図、第６図はこの発明の液晶表示素子の更に
他の例を示す第２図と対応した平面図、第７図は
マトリクス液晶表示素子の一般的構成の一部断面
図、第８図はマトリクス液晶表示素子の電気的等
価回路図、第９図は従来のマトリクス液晶表示素
子の表示電極、薄膜トランジスタの配列の一部を
示す平面図、第１０図は第８図のBB線断面図で
ある。 １１，１２：透明基板、１４：液晶、１５：表
示電極、１６，２５：薄膜トランジスタ、１８，
３１：ゲートバス、１９，２６：ソースバス。
Claims (1)
- 【特許請求の範囲】 １ ２枚の透明基板が近接対向して配され、これ
ら透明基板間に液晶が封入され、上記一方の透明
基板の内面に方形状表示電極がマトリクス状に形
成され、その表示電極の各列配列の両側にそれぞ
れ沿つたソースバスが形成され、上記表示電極の
各行配列にそれぞれ沿つたゲートバスが形成さ
れ、上記各表示電極の一側とこれに近いソースバ
スの一方との間において、その表示電極の一側に
ドレイン電極が、そのソースバスにソース電極
が、そのゲートバスにゲート電極がそれぞれ接続
された第１の薄膜トランジスタがそれぞれ形成さ
れ、第１の薄膜トランジスタを選択的にスイツチ
ング制御して表示電極を選択的に表示する液晶表
示素子において、 上記各表示電極の上記一側の反対側とこれに近
いソースバスの他方との間において、その表示電
極の一側にドレイン電極が、そのソースバスにソ
ース電極が、そのゲートバスにゲート電極がそれ
ぞれ接続された第２の薄膜トランジスタがそれぞ
れ形成され、 上記第２の薄膜トランジスタは上記第１の薄膜
トランジスタと寸法形状及び特性が同一であり、
かつその各チヤネル幅は、１つの表示電極に１つ
の薄膜トランジスタのみを接続した場合における
その薄膜トランジスタに許容される最大チヤネル
幅のほヾ２分の１とされ、 上記両側のソースバスの両端は互いに接続され
ていることを特徴とする液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074886A JPS61232483A (ja) | 1985-04-08 | 1985-04-08 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074886A JPS61232483A (ja) | 1985-04-08 | 1985-04-08 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232483A JPS61232483A (ja) | 1986-10-16 |
| JPH0543115B2 true JPH0543115B2 (ja) | 1993-06-30 |
Family
ID=13560294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074886A Granted JPS61232483A (ja) | 1985-04-08 | 1985-04-08 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232483A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151632A (en) * | 1991-03-22 | 1992-09-29 | General Motors Corporation | Flat panel emissive display with redundant circuit |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| TWI291072B (en) * | 2001-09-28 | 2007-12-11 | Sanyo Electric Co | Liquid crystal display unit |
| US6862052B2 (en) * | 2001-12-14 | 2005-03-01 | Samsung Electronics Co., Ltd. | Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof |
| JP2004126121A (ja) * | 2002-10-01 | 2004-04-22 | Pioneer Electronic Corp | 有機ｅｌ表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898775A (ja) * | 1981-12-09 | 1983-06-11 | セイコーエプソン株式会社 | 液晶表示体装置 |
-
1985
- 1985-04-08 JP JP60074886A patent/JPS61232483A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232483A (ja) | 1986-10-16 |
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