JPH0812923B2 - ピクセル駆動用トランジスタ - Google Patents
ピクセル駆動用トランジスタInfo
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- JPH0812923B2 JPH0812923B2 JP60235414A JP23541485A JPH0812923B2 JP H0812923 B2 JPH0812923 B2 JP H0812923B2 JP 60235414 A JP60235414 A JP 60235414A JP 23541485 A JP23541485 A JP 23541485A JP H0812923 B2 JPH0812923 B2 JP H0812923B2
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- JP
- Japan
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- electrode
- source
- electrodes
- drain
- gate
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばアクテイブフラツトパネルデイスプ
レイに用いられ、そのピクセル（画素）を駆動するため
のトランジスタに関する。
レイに用いられ、そのピクセル（画素）を駆動するため
のトランジスタに関する。
「従来の技術」 従来のアクテイブ液晶表示素子は例えば第８図に示す
ようにガラスのような透明基板11及び12が近接対向して
設けられ、その周縁部にはスペーサ13が介在され、これ
ら透明基板11,12間に液晶14が封入されている。一方の
透明基板11の内面に表示電極15が複数形成され、これら
各表示電極15に接してそれぞれスイツチング素子とし薄
膜トランジスタ16が形成され、その薄膜トランジスタ16
のドレインは表示電極15に接続されている。これら複数
の表示電極15と対向して他方の透明基板12の内面に透明
な共通電極17が形成されている。
ようにガラスのような透明基板11及び12が近接対向して
設けられ、その周縁部にはスペーサ13が介在され、これ
ら透明基板11,12間に液晶14が封入されている。一方の
透明基板11の内面に表示電極15が複数形成され、これら
各表示電極15に接してそれぞれスイツチング素子とし薄
膜トランジスタ16が形成され、その薄膜トランジスタ16
のドレインは表示電極15に接続されている。これら複数
の表示電極15と対向して他方の透明基板12の内面に透明
な共通電極17が形成されている。
表示電極15は例えば画素電極であつて第９図に示すよ
うに、透明基板11上に正方形のものが行及び列に、つま
りマトリクス状に近接配列されており、表示電極15の各
行配列と近接し、かつこれに沿つてそれぞれゲートバス
18が形成され、また表示電極15の各列配列と近接してそ
れに沿つてソースバス（データ線）19がそれぞれ形成さ
れている。これら各ゲートバス18及びソースバス19の交
差点において薄膜トランジスタ16が設けられ、各薄膜ト
ランジスタ16のゲートは両バスの交差点位置においてゲ
ートバス18に接続され、各ソースはソースバス19にそれ
ぞれ接続され、更に各ドレインは表示電極15に接続され
ている。
うに、透明基板11上に正方形のものが行及び列に、つま
りマトリクス状に近接配列されており、表示電極15の各
行配列と近接し、かつこれに沿つてそれぞれゲートバス
18が形成され、また表示電極15の各列配列と近接してそ
れに沿つてソースバス（データ線）19がそれぞれ形成さ
れている。これら各ゲートバス18及びソースバス19の交
差点において薄膜トランジスタ16が設けられ、各薄膜ト
ランジスタ16のゲートは両バスの交差点位置においてゲ
ートバス18に接続され、各ソースはソースバス19にそれ
ぞれ接続され、更に各ドレインは表示電極15に接続され
ている。
これらゲートバス18とソースバス19との各一つを選択
してそれら間に電圧を印加し、その電圧が印加された薄
膜トランジスタ16のみが導通し、その導通した薄膜トラ
ンジスタ16のドレインに接続された表示電極15に電荷を
蓄積して表示電極15と共通電極17との間の部分の液晶14
のみに電圧を印加し、これによつてその表示電極15の部
分のみが光透明或は光遮断となり、選択的な表示が行な
れる。この表示電極15に蓄積した電荷を放電されること
によつて表示を消去させることができる。
してそれら間に電圧を印加し、その電圧が印加された薄
膜トランジスタ16のみが導通し、その導通した薄膜トラ
ンジスタ16のドレインに接続された表示電極15に電荷を
蓄積して表示電極15と共通電極17との間の部分の液晶14
のみに電圧を印加し、これによつてその表示電極15の部
分のみが光透明或は光遮断となり、選択的な表示が行な
れる。この表示電極15に蓄積した電荷を放電されること
によつて表示を消去させることができる。
薄膜トランジスタ16は従来においては例えば第10図及
び第11図に示すように構成されていた。即ち透明基板11
上に表示電極15とソースバス19とがITOのような透明導
通膜によつて形成され、表示電極15及びソースバス19の
互に平行近接した部分間にまたがつてアモルフアスシリ
コンのような半導体層21が形成され、更にその上に窒化
シリコンなどのゲート絶縁膜22が形成される。このゲー
ト絶縁膜22上において半導体層21を介して表示電極15及
びソースバス19とそれぞれ一部重なつてゲート電極23が
形成される。ゲート電極23の一端はゲートバス18に接続
される。このようにしてゲート電極23とそれぞれ対向し
た表示電極15、ソースバス19はそれぞれドレイン電極15
a、ソース電極19aを構成し、これら電極15a,19a、半導
体層21、ゲート絶縁膜22、ゲート電極23によつて薄膜ト
ランジスタ16が構成される。ゲート電極23及びゲートバ
ス18は同時に形成され、例えばアルミニウムによつて構
成される。
び第11図に示すように構成されていた。即ち透明基板11
上に表示電極15とソースバス19とがITOのような透明導
通膜によつて形成され、表示電極15及びソースバス19の
互に平行近接した部分間にまたがつてアモルフアスシリ
コンのような半導体層21が形成され、更にその上に窒化
シリコンなどのゲート絶縁膜22が形成される。このゲー
ト絶縁膜22上において半導体層21を介して表示電極15及
びソースバス19とそれぞれ一部重なつてゲート電極23が
形成される。ゲート電極23の一端はゲートバス18に接続
される。このようにしてゲート電極23とそれぞれ対向し
た表示電極15、ソースバス19はそれぞれドレイン電極15
a、ソース電極19aを構成し、これら電極15a,19a、半導
体層21、ゲート絶縁膜22、ゲート電極23によつて薄膜ト
ランジスタ16が構成される。ゲート電極23及びゲートバ
ス18は同時に形成され、例えばアルミニウムによつて構
成される。
「発明が解決しようとする問題点」 この従来の液晶表示素子において、各薄膜トランジス
タ16のゲート電極23とドレイン電極15a及びソース電極1
9aとの間にそれぞれ静電（寄生）容量Cgd及びCsgが存在
している、またこれらゲート電極23とドレイン電極15
a、ソース電極19aとの各対向部分間における半導体層21
の面積により抵抗値が変化する寄生抵抗Rsがある。これ
ら静電容量Cgd,Csg、寄生抵抗Rsは薄膜トランジスタ16
の特性に大きく影響を与えるが、ゲート電極23を作る際
にその位置が僅かずれると、静電容量Cgdなどが直接変
化し、このため薄膜トランジスタ16の特性にバラつきが
生じる。例えばこれら電極の重なる部分の幅の設計値を
３ミクロンとした場合に、そのチヤネル幅をｗとすると
設計値通りならば静電容量Cgd,Csgはそれぞれ３倍のｗ
に比例したものであるが、１ミクロンだけゲート電極23
がソース電極19a側にずれると、Cgd及びCsgはそれぞれ
２倍のｗ及び４倍のｗに比例したものとなり、ゲート電
極23がソース電極19a側に２ミクロンずれると、Cgd,Csg
はそれぞれ１倍のｗ、５倍のｗに比例したものとなる。
従つてゲート電極23のずれは薄膜トランジスタ16の特性
に大きな影響を与える。液晶表示素子において薄膜トラ
ンジスタ16の特性にバラつきが生じると表示むらが発生
する。
タ16のゲート電極23とドレイン電極15a及びソース電極1
9aとの間にそれぞれ静電（寄生）容量Cgd及びCsgが存在
している、またこれらゲート電極23とドレイン電極15
a、ソース電極19aとの各対向部分間における半導体層21
の面積により抵抗値が変化する寄生抵抗Rsがある。これ
ら静電容量Cgd,Csg、寄生抵抗Rsは薄膜トランジスタ16
の特性に大きく影響を与えるが、ゲート電極23を作る際
にその位置が僅かずれると、静電容量Cgdなどが直接変
化し、このため薄膜トランジスタ16の特性にバラつきが
生じる。例えばこれら電極の重なる部分の幅の設計値を
３ミクロンとした場合に、そのチヤネル幅をｗとすると
設計値通りならば静電容量Cgd,Csgはそれぞれ３倍のｗ
に比例したものであるが、１ミクロンだけゲート電極23
がソース電極19a側にずれると、Cgd及びCsgはそれぞれ
２倍のｗ及び４倍のｗに比例したものとなり、ゲート電
極23がソース電極19a側に２ミクロンずれると、Cgd,Csg
はそれぞれ１倍のｗ、５倍のｗに比例したものとなる。
従つてゲート電極23のずれは薄膜トランジスタ16の特性
に大きな影響を与える。液晶表示素子において薄膜トラ
ンジスタ16の特性にバラつきが生じると表示むらが発生
する。
このような点より各表示電極に、これと接続された薄
膜トランジスタと反対側の位置において第２の薄膜トラ
ンジスタをそれぞれ接続し、これら両薄膜トランジスタ
を互に並列に接続することを考えた。
膜トランジスタと反対側の位置において第２の薄膜トラ
ンジスタをそれぞれ接続し、これら両薄膜トランジスタ
を互に並列に接続することを考えた。
第12図にその場合の液晶表示素子の一例を略線的に示
す。表示電極15はマトリクス状に配列され、第９図、第
10図の場合と同様に表示電極15の各列と対応して一方の
側においてソースバス19aがそれぞれ形成されており、
そのソースバス19aとその列の表示電極15とは薄膜トラ
ンジスタ16でそれぞれ接続される。更に各表示電極15に
ついて、薄膜トランジスタ16が接続された側と反対側
に、図において左側に薄膜トランジスタ25がそれぞれ表
示電極15に接続される。その薄膜トランジスタ25は各表
示電極15の配列ごとに対応するものがそれぞれソースバ
ス26にそのソース電極が接続され、表示電極15の列配列
ごとにその対応する一対のソースバス19,26の両端が互
に接続され、つまりループ状に接続される。また図に示
してないが薄膜トランジスタ25のゲート電極はその表示
電極15と接続された薄膜トランジスタ16のゲート電極が
接続されたゲートバス18に接続される。従つて各表示電
極についてその両薄膜トランジスタ16,25は互に並列に
接続される。
す。表示電極15はマトリクス状に配列され、第９図、第
10図の場合と同様に表示電極15の各列と対応して一方の
側においてソースバス19aがそれぞれ形成されており、
そのソースバス19aとその列の表示電極15とは薄膜トラ
ンジスタ16でそれぞれ接続される。更に各表示電極15に
ついて、薄膜トランジスタ16が接続された側と反対側
に、図において左側に薄膜トランジスタ25がそれぞれ表
示電極15に接続される。その薄膜トランジスタ25は各表
示電極15の配列ごとに対応するものがそれぞれソースバ
ス26にそのソース電極が接続され、表示電極15の列配列
ごとにその対応する一対のソースバス19,26の両端が互
に接続され、つまりループ状に接続される。また図に示
してないが薄膜トランジスタ25のゲート電極はその表示
電極15と接続された薄膜トランジスタ16のゲート電極が
接続されたゲートバス18に接続される。従つて各表示電
極についてその両薄膜トランジスタ16,25は互に並列に
接続される。
第13図、第14図に第８図、第10図、第11図と対応する
部分に同一符号を付けて示すように、各表示電極15のソ
ースバス19と反対側においてソースバス26が形成され、
そのソースバス26と表示電極15との間にアモルフアスシ
リコンのような半導体層27が形成され、更に半導体層27
上にゲート絶縁膜22が形成され、その上にゲート電極28
が形成されて薄膜トランジスタ25が構成される。ゲート
電極28はゲートバス18に接続される。
部分に同一符号を付けて示すように、各表示電極15のソ
ースバス19と反対側においてソースバス26が形成され、
そのソースバス26と表示電極15との間にアモルフアスシ
リコンのような半導体層27が形成され、更に半導体層27
上にゲート絶縁膜22が形成され、その上にゲート電極28
が形成されて薄膜トランジスタ25が構成される。ゲート
電極28はゲートバス18に接続される。
この構成の薄膜トランジスタ25においても第15図に示
すようにゲート電極28と表示電極15との重なり部分、つ
まりドレイン電極15bとの間に静電容量Cgd2が、またソ
ースバス26との重なる部分、つまりソース電極26aとの
間に静電容量Csg2がそれぞれ存在している。しかしこの
ように一つの表示電極15の両側に二つの薄膜トランジス
タ16,25がそれぞれ形成されており、しかもこれらは互
に並列に接続されているため、ゲート電極23と表示電極
15、ソースバス19との静電容量をCgd1,Csg1とすると、
静電容量Cgd1とCgd2、またCsg1とCsg2はそれぞれ並列に
接続される。
すようにゲート電極28と表示電極15との重なり部分、つ
まりドレイン電極15bとの間に静電容量Cgd2が、またソ
ースバス26との重なる部分、つまりソース電極26aとの
間に静電容量Csg2がそれぞれ存在している。しかしこの
ように一つの表示電極15の両側に二つの薄膜トランジス
タ16,25がそれぞれ形成されており、しかもこれらは互
に並列に接続されているため、ゲート電極23と表示電極
15、ソースバス19との静電容量をCgd1,Csg1とすると、
静電容量Cgd1とCgd2、またCsg1とCsg2はそれぞれ並列に
接続される。
従つていまゲート電極23,28が設計通りの重なりとな
つた時の静電容量Cgd1＋Cgd2,Csg1＋Csg2がそれぞれ３
倍のｗであるとする。つまり各ゲート電極とドレイン電
極、ソース電極との重なりの幅が各３ミクロン、チヤネ
ル幅をw/2とする。この時例えば第13図、第14図、第15
図においてゲート電極23が図において右側にずれる場合
はゲート電極23と薄膜トランジスタ25のゲート電極28と
は同一マスクによつて作られるため、ゲート電極28も右
側へ同一量ずれ、このため薄膜トランジスタ16のソース
ゲート間の静電容量Csg1が増加するが、その増加量と同
量だけ薄膜トランジスタ25のソースゲート間の静電容量
Csg2が減少し、両薄膜トランジスタ16,25のソースゲー
ト間容量は３倍のｗとなつて設計値と変りない。このこ
とは薄膜トランジスタ16のゲートドレイン間の静電容量
Cgd1と薄膜トランジスタ25のゲートドレイン間の静電容
量Cgd2との間においても同様であり、一方が増加すると
他方が減少してその和は常に一定である。このためマス
クずれがあつても常に設計通りの静電容量となる。従つ
て液晶表示素子の表示面の各部におけるゲート電極の形
成時のマスクずれが一様にならない場合でも各薄膜トラ
ンジスタの特性の等しいものが得られる。寄生抵抗Rsに
ついても薄膜トランジスタ16側が増加すれば薄膜トラン
ジスタ25側が減少し、常にその和が一定となる。
つた時の静電容量Cgd1＋Cgd2,Csg1＋Csg2がそれぞれ３
倍のｗであるとする。つまり各ゲート電極とドレイン電
極、ソース電極との重なりの幅が各３ミクロン、チヤネ
ル幅をw/2とする。この時例えば第13図、第14図、第15
図においてゲート電極23が図において右側にずれる場合
はゲート電極23と薄膜トランジスタ25のゲート電極28と
は同一マスクによつて作られるため、ゲート電極28も右
側へ同一量ずれ、このため薄膜トランジスタ16のソース
ゲート間の静電容量Csg1が増加するが、その増加量と同
量だけ薄膜トランジスタ25のソースゲート間の静電容量
Csg2が減少し、両薄膜トランジスタ16,25のソースゲー
ト間容量は３倍のｗとなつて設計値と変りない。このこ
とは薄膜トランジスタ16のゲートドレイン間の静電容量
Cgd1と薄膜トランジスタ25のゲートドレイン間の静電容
量Cgd2との間においても同様であり、一方が増加すると
他方が減少してその和は常に一定である。このためマス
クずれがあつても常に設計通りの静電容量となる。従つ
て液晶表示素子の表示面の各部におけるゲート電極の形
成時のマスクずれが一様にならない場合でも各薄膜トラ
ンジスタの特性の等しいものが得られる。寄生抵抗Rsに
ついても薄膜トランジスタ16側が増加すれば薄膜トラン
ジスタ25側が減少し、常にその和が一定となる。
しかしこの２個の薄膜トランジスタを並列に接続する
表示素子においては、その互に並列に接続される２個の
薄膜トランジスタが互に隔つて設けられるため、そのソ
ース又はゲート信号を供給するためのバス長が長くな
り、ほゞ２倍の距離の引き廻しを必要とし、かつ互に隣
り合うソースバス又はゲートバス同志の間隔が狭くなり
製造上、断線、短絡などの不良が発生する率が高く、歩
留りが悪いものとなる。
表示素子においては、その互に並列に接続される２個の
薄膜トランジスタが互に隔つて設けられるため、そのソ
ース又はゲート信号を供給するためのバス長が長くな
り、ほゞ２倍の距離の引き廻しを必要とし、かつ互に隣
り合うソースバス又はゲートバス同志の間隔が狭くなり
製造上、断線、短絡などの不良が発生する率が高く、歩
留りが悪いものとなる。
従つてこの発明の目的は製造時のマスクずれの影響を
受け難く、トランジスタの特性が揃つた、またソースバ
ス又ゲートバスを特に長くする必要がなく、製造が容易
なピクセル駆動用トランジスタを提供することにある。
受け難く、トランジスタの特性が揃つた、またソースバ
ス又ゲートバスを特に長くする必要がなく、製造が容易
なピクセル駆動用トランジスタを提供することにある。
「問題点を解決するため手段」 この発明によれば、ソース電極及びドレイン電極の２
組が設けられ、これら２組はソース電極からドレイン電
極を見た方向が互いに逆向きとされ、かつこれら２組
は、その１組のソース電極及びドレイン電極の配列方向
とほゞ直角方向に配列されてあり、この２組のソース電
極同士、またドレイン電極同士はそれぞれ互いに接続さ
れ、これらすべてのソース電極及びドレイン電極に対し
共通のゲート絶縁膜及び共通のゲート電極が設けられ、
各組におけるソース電極及びドレイン電極と共通のゲー
ト電極とでそれぞれ構成される各チャネルの幅は、互い
にほゞ等しくされている。
組が設けられ、これら２組はソース電極からドレイン電
極を見た方向が互いに逆向きとされ、かつこれら２組
は、その１組のソース電極及びドレイン電極の配列方向
とほゞ直角方向に配列されてあり、この２組のソース電
極同士、またドレイン電極同士はそれぞれ互いに接続さ
れ、これらすべてのソース電極及びドレイン電極に対し
共通のゲート絶縁膜及び共通のゲート電極が設けられ、
各組におけるソース電極及びドレイン電極と共通のゲー
ト電極とでそれぞれ構成される各チャネルの幅は、互い
にほゞ等しくされている。
またソース電極と、これを挟んで２つのドレイン電極
が設けられ、これらソース電極及び２つのドレイン電極
に対し共通のゲート絶縁膜及び共通のゲート電極が設け
られており、そのソース電極及び２つのドレイン電極と
共通のゲート電極とでそれぞれ構成される各チャネルの
幅は、互いにほゞ等しくされている。
が設けられ、これらソース電極及び２つのドレイン電極
に対し共通のゲート絶縁膜及び共通のゲート電極が設け
られており、そのソース電極及び２つのドレイン電極と
共通のゲート電極とでそれぞれ構成される各チャネルの
幅は、互いにほゞ等しくされている。
またソース電極と、これを挟んだ２つのドレイン電極
との組が複数設けられ、これら各組のドレイン電極の配
列方向は互いに平行とされ、複数のソース電極同士、ま
たドレイン電極同士はそれぞれ互いに接続され、その複
数の組のソース電極及び２つのドレイン電極に対し共通
のゲート絶縁膜及び共通のゲート電極が設けられてお
り、各組において、そのソース電極及び２つのドレイン
電極と共通のゲート電極とでそれぞれ構成される各チャ
ネルの幅は、互いにほゞ等しくされている。更にドレイ
ン電極と、これを挟んだ２つのソース電極との組が複数
設けられ、これら各組のソース電極の配列方向は互いに
ほゞ平行とされ、複数のソース電極同士、またドレイン
電極同士はそれぞれ互いに接続され、複数組のドレイン
電極及び２つのソース電極に対し共通のゲート絶縁膜及
び共通のゲート電極が設けられており、各組において、
そのドレイン電極及び２つのソース電極と共通のゲート
電極とでそれぞれ構成される各チャネルの幅は、互いに
ほゞ等しくされている。このような構成であるため、例
えば製造時においてマスクずれが生じても全体としては
ゲート、ソース間静電容量は常に一定であり、またゲー
ト、ドレイン間静電容量も常に一定である。また複数の
ソース電極、ドレイン電極に対しゲート電極は共通であ
るためソースバスやゲートバスを長く引き廻す必要はな
く、かつソースバス又はゲートバスの数を増加する必要
もなく、隣接バス間が短絡したり、バスが断線する事故
も少ないものとすることができる。
との組が複数設けられ、これら各組のドレイン電極の配
列方向は互いに平行とされ、複数のソース電極同士、ま
たドレイン電極同士はそれぞれ互いに接続され、その複
数の組のソース電極及び２つのドレイン電極に対し共通
のゲート絶縁膜及び共通のゲート電極が設けられてお
り、各組において、そのソース電極及び２つのドレイン
電極と共通のゲート電極とでそれぞれ構成される各チャ
ネルの幅は、互いにほゞ等しくされている。更にドレイ
ン電極と、これを挟んだ２つのソース電極との組が複数
設けられ、これら各組のソース電極の配列方向は互いに
ほゞ平行とされ、複数のソース電極同士、またドレイン
電極同士はそれぞれ互いに接続され、複数組のドレイン
電極及び２つのソース電極に対し共通のゲート絶縁膜及
び共通のゲート電極が設けられており、各組において、
そのドレイン電極及び２つのソース電極と共通のゲート
電極とでそれぞれ構成される各チャネルの幅は、互いに
ほゞ等しくされている。このような構成であるため、例
えば製造時においてマスクずれが生じても全体としては
ゲート、ソース間静電容量は常に一定であり、またゲー
ト、ドレイン間静電容量も常に一定である。また複数の
ソース電極、ドレイン電極に対しゲート電極は共通であ
るためソースバスやゲートバスを長く引き廻す必要はな
く、かつソースバス又はゲートバスの数を増加する必要
もなく、隣接バス間が短絡したり、バスが断線する事故
も少ないものとすることができる。
「実施例」 第１図はこの発明の特許請求の範囲第１項の構成によ
るピクセル駆動用薄膜トランジスタをアクテイブマトリ
ツクス液晶表示素子に適用した場合の第10図、第13図と
対応する図であり、対応する部分には同一符号を付けて
ある。この例では各表示電極15のソースバス19と直角な
一側縁に近接し、これに沿って分岐パターン31がソース
バス19に連結されて形成され、表示電極15のその側縁は
一半部がずらされて形成され、その引込んだ側縁に分岐
パターン31が折曲げ延長されると共にその折曲げ延長部
32を囲い挾むように表示電極15から延長パターン33とし
て延長されている。表示電極15及び分岐パターン31のそ
れぞれ一部と対向し、また延長部32及び延長パターン33
のそれぞれ一部と対向して、ゲート絶縁膜22を介してゲ
ートバス18が形成されている。表示電極15、延長パター
ン33のゲートバス18との対向した部分はそれぞれドレイ
ン電極15a,15bとして作用し、分岐パターン31、延長部3
2のゲートバス18と対向した部分はそれぞれソース電極1
9a,19bとして作用する。つまりドレイン電極15a,ソース
電極19aの配列方向と、ドレイン電極15b、ソース電極19
bの配列方向とは平行だが逆向きであり、かつこれら電
極15a,15b,19a,19bは共通のゲート電極（ゲートバス1
8）と対向している。電極15a,19a間のチヤネル長、チヤ
ネル幅と電極15b,19b間のチヤネル長、チヤネル幅とを
それぞれ等しくする。
るピクセル駆動用薄膜トランジスタをアクテイブマトリ
ツクス液晶表示素子に適用した場合の第10図、第13図と
対応する図であり、対応する部分には同一符号を付けて
ある。この例では各表示電極15のソースバス19と直角な
一側縁に近接し、これに沿って分岐パターン31がソース
バス19に連結されて形成され、表示電極15のその側縁は
一半部がずらされて形成され、その引込んだ側縁に分岐
パターン31が折曲げ延長されると共にその折曲げ延長部
32を囲い挾むように表示電極15から延長パターン33とし
て延長されている。表示電極15及び分岐パターン31のそ
れぞれ一部と対向し、また延長部32及び延長パターン33
のそれぞれ一部と対向して、ゲート絶縁膜22を介してゲ
ートバス18が形成されている。表示電極15、延長パター
ン33のゲートバス18との対向した部分はそれぞれドレイ
ン電極15a,15bとして作用し、分岐パターン31、延長部3
2のゲートバス18と対向した部分はそれぞれソース電極1
9a,19bとして作用する。つまりドレイン電極15a,ソース
電極19aの配列方向と、ドレイン電極15b、ソース電極19
bの配列方向とは平行だが逆向きであり、かつこれら電
極15a,15b,19a,19bは共通のゲート電極（ゲートバス1
8）と対向している。電極15a,19a間のチヤネル長、チヤ
ネル幅と電極15b,19b間のチヤネル長、チヤネル幅とを
それぞれ等しくする。
この構成によればドレイン電極15a、ソース電極19a、
ゲートバス18により薄膜トランジスタ16が構成され、ド
レイン電極15b、ソース電極19b、ゲートバス18により薄
膜トランジスタ34が形成され、薄膜トランジスタ16,34
は並列に接続され、１個のトランジスタとして動作す
る。製造時にマスクずれによりドレイン電極15a、ソー
ス電極19aの配列方向においてゲートバス18がずれて
も、薄膜トランジスタ16,34の並列トランジスタとして
のゲート、ソース間静電容量、ゲート、ドレイン間静電
容量はそれぞれ一定の値となることは容易に理解されよ
う。
ゲートバス18により薄膜トランジスタ16が構成され、ド
レイン電極15b、ソース電極19b、ゲートバス18により薄
膜トランジスタ34が形成され、薄膜トランジスタ16,34
は並列に接続され、１個のトランジスタとして動作す
る。製造時にマスクずれによりドレイン電極15a、ソー
ス電極19aの配列方向においてゲートバス18がずれて
も、薄膜トランジスタ16,34の並列トランジスタとして
のゲート、ソース間静電容量、ゲート、ドレイン間静電
容量はそれぞれ一定の値となることは容易に理解されよ
う。
更にこの場合はゲートバス18、ソースバス19は第10図
に示した場合とほゞ同一長さであり、長く引き廻す必要
がなく、かつ第13図の場合はソースバス19が表示電極間
に２本配されるが、この第１図では１本でよく、それだ
け製造時にソースバス19の断線が少なく、かつ短絡もな
いものとすることができる。
に示した場合とほゞ同一長さであり、長く引き廻す必要
がなく、かつ第13図の場合はソースバス19が表示電極間
に２本配されるが、この第１図では１本でよく、それだ
け製造時にソースバス19の断線が少なく、かつ短絡もな
いものとすることができる。
第２図はこの発明の特許請求の範囲第２項の構成のも
のであり、図に示すように分岐パターン31を表示電極15
の一側縁のほゞ全長にわたつて設け、分岐パターン31を
挾むように表示電極15より延長パターン33を形成し、ゲ
ートバス18を分岐パターン31、表示電極15の一部、延長
パターン33の一部と対向するように設けてもよい。この
場合は分岐パターン31の一側縁部がソース電極19a、他
側縁部がソース電極19bとして作用する。
のであり、図に示すように分岐パターン31を表示電極15
の一側縁のほゞ全長にわたつて設け、分岐パターン31を
挾むように表示電極15より延長パターン33を形成し、ゲ
ートバス18を分岐パターン31、表示電極15の一部、延長
パターン33の一部と対向するように設けてもよい。この
場合は分岐パターン31の一側縁部がソース電極19a、他
側縁部がソース電極19bとして作用する。
ソース電極とドレイン電極との組はその配列方向の向
きが逆のものを同一数設ければよく、１組ずつに限らな
い。第３図はこの発明の特許請求の範囲第３項の構成の
ものであり、各２組ずつ設けた例である。つまりゲート
バス18と対向して、ドレイン電極15a、ソース電極19a、
ソース電極19b、ドレイン電極15bがゲートバス18の幅方
向に配列して設けられ、これらに対しゲートバス18の長
さ方向にずらされてドレイン電極15c、ソース電極19c、
ソース電極19d、ドレイン電極15dがゲートバス18の幅方
向に配列され、ゲートバス18と対向して形成され、ドレ
イン電極15a,15cは表示電極15の側縁部であり、この両
端にドレイン電極15b,15dが連結され、ソース電極19a〜
19dは表示電極15の一側縁に沿つたパターン32により構
成され、そのパターン32は中間部で分岐パターン31と連
結されている。
きが逆のものを同一数設ければよく、１組ずつに限らな
い。第３図はこの発明の特許請求の範囲第３項の構成の
ものであり、各２組ずつ設けた例である。つまりゲート
バス18と対向して、ドレイン電極15a、ソース電極19a、
ソース電極19b、ドレイン電極15bがゲートバス18の幅方
向に配列して設けられ、これらに対しゲートバス18の長
さ方向にずらされてドレイン電極15c、ソース電極19c、
ソース電極19d、ドレイン電極15dがゲートバス18の幅方
向に配列され、ゲートバス18と対向して形成され、ドレ
イン電極15a,15cは表示電極15の側縁部であり、この両
端にドレイン電極15b,15dが連結され、ソース電極19a〜
19dは表示電極15の一側縁に沿つたパターン32により構
成され、そのパターン32は中間部で分岐パターン31と連
結されている。
第４図はこの発明の特許請求の範囲第４項の構成のも
のであり、第３図同様な電極パターン配置に対し、ゲー
トバス18を幅方向においてずらして形成した場合であ
る。第５図はこの発明の特許請求の範囲第３項による構
成のものであり、第３図における電極15b,15dと表示電
極15との連結は表示電極15の一側縁中間部で共通に行
い、ソース電極19a,19bを共通とし、またソース電極19
c,19dを各一端でソースバス31と連結した場合である。
第６図はこの発明の特許請求の範囲第４項による構成の
ものであり、第５図においてゲートバス18を幅方向にず
らして設けた場合である。第７図はこの発明の特許請求
の範囲第１項〜第４項による構成の１つに対応した、例
えば第３項に対応した構成を更に多くのソース電極、ド
レイン電極の組を設けた例である。
のであり、第３図同様な電極パターン配置に対し、ゲー
トバス18を幅方向においてずらして形成した場合であ
る。第５図はこの発明の特許請求の範囲第３項による構
成のものであり、第３図における電極15b,15dと表示電
極15との連結は表示電極15の一側縁中間部で共通に行
い、ソース電極19a,19bを共通とし、またソース電極19
c,19dを各一端でソースバス31と連結した場合である。
第６図はこの発明の特許請求の範囲第４項による構成の
ものであり、第５図においてゲートバス18を幅方向にず
らして設けた場合である。第７図はこの発明の特許請求
の範囲第１項〜第４項による構成の１つに対応した、例
えば第３項に対応した構成を更に多くのソース電極、ド
レイン電極の組を設けた例である。
「発明の効果」 以上述べたようにこの発明によれば複数のトランジス
タがゲート電極を共通に設けられ、しかもそのソース電
極からドレイン電極を見た方向が互に逆のものが少くと
も１組ずつあり、製造時のマスクずれがあつても、特性
の等しいトランジスタを得ることができる。
タがゲート電極を共通に設けられ、しかもそのソース電
極からドレイン電極を見た方向が互に逆のものが少くと
も１組ずつあり、製造時のマスクずれがあつても、特性
の等しいトランジスタを得ることができる。
第１図はこの発明によるピクセル駆動用トランジスタの
一例をアクテイブマトリクス液晶表示素子に適用した場
合のトランジスタ及び表示電極アレイを示す平面図、第
２図乃至第７図はそれぞれその他の例を示す平面図、第
８図は液晶表示素子の一般的構成の一部を示す断面図、
第９図はアクテイブマトリクス液晶表示素子の電気的回
路図、第10図は第８図の液晶表示素子の表示電極15及び
トランジスタ16の配列を示す平面図、第11図は第10図の
Ａ−Ａ線断面図、第12図は改良された液晶表示素子の表
示電極、トランジスタ、ソースバスの関係を示す図、第
13図は第12図に示した液晶表示素子の第10図と対応した
平面図、第14図は第13図のＢ−Ｂ線断面図、第15図は第
13図のゲート電極とソース電極及びドレイン電極との重
りを示す図である。 15a,15b,15c,15d:ドレイン電極、16,34:トランジスタ、
18:ゲートバス（ゲート電極）、19:ソースバス、19a,19
b,19c,19d:ソース電極、21,27:半導体層、22:ゲート絶
縁層。
一例をアクテイブマトリクス液晶表示素子に適用した場
合のトランジスタ及び表示電極アレイを示す平面図、第
２図乃至第７図はそれぞれその他の例を示す平面図、第
８図は液晶表示素子の一般的構成の一部を示す断面図、
第９図はアクテイブマトリクス液晶表示素子の電気的回
路図、第10図は第８図の液晶表示素子の表示電極15及び
トランジスタ16の配列を示す平面図、第11図は第10図の
Ａ−Ａ線断面図、第12図は改良された液晶表示素子の表
示電極、トランジスタ、ソースバスの関係を示す図、第
13図は第12図に示した液晶表示素子の第10図と対応した
平面図、第14図は第13図のＢ−Ｂ線断面図、第15図は第
13図のゲート電極とソース電極及びドレイン電極との重
りを示す図である。 15a,15b,15c,15d:ドレイン電極、16,34:トランジスタ、
18:ゲートバス（ゲート電極）、19:ソースバス、19a,19
b,19c,19d:ソース電極、21,27:半導体層、22:ゲート絶
縁層。
Claims (4)
- 【請求項１】ソース電極及びドレイン電極の２組が設け
られ、 これら２組はソース電極からドレイン電極を見た方向が
互いに逆向きとされ、 かつこれら２組は、その１組のソース電極及びドレイン
電極の配列方向とほゞ直角方向に配列され、 前記２組のソース電極同士、またドレイン電極同士はそ
れぞれ互いに接続され、 これらすべてのソース電極及びドレイン電極に対し共通
のゲート絶縁膜及び共通のゲート電極が設けられ、 前記各組におけるソース電極及びドレイン電極と前記共
通のゲート電極とでそれぞれ構成される各チャネルの幅
は、互いにほゞ等しくされていることを特徴とするピク
セル駆動用トランジスタ。 - 【請求項２】ソース電極と、これを挟んで２つのドレイ
ン電極が設けられ、 これらドレイン電極は互いに接続され、 これらソース電極及び２つのドレイン電極に対し共通の
ゲート絶縁膜及び共通のゲート電極が設けられ、 前記ソース電極及び前記２つのドレイン電極と前記共通
のゲート電極とでそれぞれ構成される各チャネルの幅
は、互いにほゞ等しくされていることを特徴とするピク
セル駆動用トランジスタ。 - 【請求項３】ソース電極と、これを挟んだ２つのドレイ
ン電極との組が複数設けられ、 これら各組のドレイン電極の配列方向は互いにほゞ平行
とされ、 前記複数のソース電極同士、またドレイン電極同士はそ
れぞれ互いに接続され、 前記複数の組のソース電極及び２つのドレイン電極に対
し共通のゲート絶縁膜及び共通のゲート電極が設けら
れ、 前記各組において、そのソース電極及び前記２つのドレ
イン電極と前記共通のゲート電極とでそれぞれ構成され
る各チャネルの幅は、互いにほゞ等しくされていること
を特徴とするピクセル駆動用トランジスタ。 - 【請求項４】ドレイン電極と、これを挟んだ２つのソー
ス電極との組が複数設けられ、 これら各組のソース電極の配列方向は互いにほゞ平行と
され、 前記複数のソース電極同士、またドレイン電極同士はそ
れぞれ互いに接続され、 前記複数組のドレイン電極及び２つのソース電極に対し
共通のゲート絶縁膜及び共通のゲート電極が設けられ、 前記各組において、そのドレイン電極及び前記２つのソ
ース電極と前記共通のゲート電極とでそれぞれ構成され
る各チャネルの幅は、互いにほゞ等しくされていること
を特徴とするピクセル駆動用トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235414A JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235414A JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295865A JPS6295865A (ja) | 1987-05-02 |
| JPH0812923B2 true JPH0812923B2 (ja) | 1996-02-07 |
Family
ID=16985740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235414A Expired - Lifetime JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812923B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165368A (ja) * | 1986-01-16 | 1987-07-21 | Sharp Corp | 薄膜トランジスタ |
| JPS62166560A (ja) * | 1986-01-18 | 1987-07-23 | Sharp Corp | 薄膜トランジスタ |
| JPS62247569A (ja) * | 1986-04-18 | 1987-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0823642B2 (ja) * | 1989-03-16 | 1996-03-06 | シャープ株式会社 | 液晶表示装置 |
| JP3036513B2 (ja) | 1998-06-10 | 2000-04-24 | 日本電気株式会社 | 液晶表示装置 |
| JP4941572B2 (ja) * | 2010-03-31 | 2012-05-30 | カシオ計算機株式会社 | 半導体装置及び発光装置並びに電子機器 |
| JP5653669B2 (ja) * | 2010-07-16 | 2015-01-14 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1985
- 1985-10-23 JP JP60235414A patent/JPH0812923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295865A (ja) | 1987-05-02 |
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