JPH0543143B2 - - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 単一のバスサイクルで単一のアドレス出力に対
して連続した複数のデータを転送するようにバス
マスタからバススレーブに対してブロツクアクセ
ス要求信号を与える手段と、バススレーブからの
先頭データ転送の終了を示す先頭データ転送終了
信号と該ブロツクアクセス要求信号に対する応答
信号とを受けてブロツクアクセスを開始する手段
と、転送される該複数のデータを一定のブロツク
単位でキヤツシユメモリに格納するブロツクイン
動作を行なう手段とを有し、該ブロツクアクセス
要求信号に対する応答信号の種類により、ブロツ
クアクセス実行時のアクセスサイクルが切り換え
られるブロツクアクセス制御装置であつて、該応
答信号の種類により該ブロツクアクセスを高速で
行うか低速で行うかを決定できるため、例えばア
クセスタイムの異る外部メモリを自由に使用でき
るようになり、システムの柔軟性を増加させるこ
とができる。

〔産業上の利用分野〕

本発明はブロツクアクセス制御装置に関し、特
に１つのバスサイクルで単一のアドレス出力に対
して連続した複数のデータをバススレーブ側から
（例えば外部メモリ側）からバスマスタ側（CPU
側）に転送するようにしたブロツクアクセス制御
装置に関する。

〔従来の技術〕

一般にCPUを含むバスマスタ側例えばマイク
ロプロセツサにおいては、該CPUの近傍にキヤ
ツシユメモリを配置して該CPUが当面必要とす
るデータの一部を該キヤツシユメモリに格納して
おき、該CPUが必要とするデータが該キヤツシ
ユメモリ上に無いときのみ、外部メモリから必要
とするデータを読み込むようにされている。この
際に、該外部メモリ上の一定の大きさのブロツク
を単位として（該必要とするデータと連続して存
在する複数の周辺データをまとめて）、該キヤツ
シユメモリ上に一度にデータを転送し格納するブ
ロツクイン動作が行なわれる。この場合、該転送
されるデータは、該外部メモリ上のブロツク内で
連続したアドレス上にあるため、１つのバスサイ
クルで単一のアドレス出力に対して連続した複数
のデータを転送するブロツクアクセス動作により
データ転送が行われる。

ところで従来技術においては、このブロツクア
クセスの転送動作は、CPU側のシステムがその
実行を判断し、かつシステムで決めた実行サイク
ルでのみ行なわれる。このため異なるアクセスタ
イムを有するメモリを接続する場合、システムの
行なう実行サイクルの速度を、アクセス速度の最
も遅いメモリに合せなければならず（アクセス速
度の早いメモリに合せた場合にはそれより遅いメ
モリを使用することはできない）、システム全体
の性能が下つてしまうという問題点があつた。

〔発明が解決しようとする問題点〕

本発明はかかる問題点を解決するためになされ
たもので、バスマスタ側のブロツクアクセス要求
に対してバススレーブ側から返送される応答信号
の種類によつて、該ブロツクアクセスを高速で実
行するか低速で実行するかの判断をバスマスタ側
で行なうようにして、例えばアクセスタイムの異
なるメモリを自由に使用することができ、システ
ムの柔軟性を増加させたものである。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明において
は、単一のバスサイクルで単一のアドレス出力に
対して連続した複数のデータを転送するブロツク
アクセス動作により、バススレーブ側からバスマ
スタ側にデータ転送がなされるブロツクアクセス
制御装置であつて、 該バススレーブ側の外部メモリの所定アドレス
をアクセスするためのメモリアドレス信号を送出
するバス制御部Ｄと、 該ブロツクアクセス実行時にブロツクアクセス
要求信号を送出するブロツクアクセス要求部Ｅ
と、 上記ブロツクアクセス要求信号に対する応答信
号として、上記アクセスされるアドレス領域に割
当てられている外部メモリ領域のアクセスタイム
に応じて送出される高速転送用又は低速転送用の
ブロツクアクセス・アクノレツジ信号と、先頭デ
ータが該バスマスタ側に転送されたことを示す先
頭データ転送終了信号が該バススレーブ側から返
送されたとき、該返送されたブロツクアクセス・
アクノレツジ信号に応じて高速モードのブロツク
アクセスを行うかノーマルモードのブロツクアク
セスを行うかを選択してその選択結果を上記バス
制御部に伝えるブロツクアクセス実行判定部Ｆ
と、 上記外部メモリからの複数のデータを一定のブ
ロツク単位で該バスマスタ側のキヤツシユメモリ
に、該選択されたモードで転送するように、該バ
ス制御部により制御されるラツチ回路Ｇとをそな
えるとともに、 該バス制御部Ｄには更に、上記高速モードのブ
ロツクアクセス実行時には、所定のクロツク信号
φ₁が入力される毎に生成されるデータイネーブ
ル信号DEを上記ラツチ回路に供給し、上記ノー
マルモードのブロツクアクセス実行時には、上記
各データに対応するデータ転送終了信号DCLが
入力された状態で上記クロツク信号φ₁が入力さ
れる毎に生成されるデータイネーブル信号DEを
上記ラツチ回路に供給する回路が設けられ、該ラ
ツチ回路を介してのデータ転送が制御されること
を特徴とするブロツクアクセス制御装置が提供さ
れる。

〔作 用〕

上記構成によれば、バススレーブから返送され
る該応答信号の種類によつて、バスマスタの実行
するブロツクアクセスのアクセスサイクルの切り
換えが行われる。これにより、例えばアクセス速
度の遅いメモリに対しては、ウエイトサイクルが
挿入可能なブロツクアクセスが行われ、アクセス
速度の早いメモリに対しては、高速に転送可能な
ブロツクアクセスが行われる。

〔実施例〕

第１図は、本発明にかかるブロツクアクセス動
作を実行するための全体構成を概略的に示すもの
で、バスマスタ側のマイクロプロセツサには
CPUとキヤツシユメモリＣのほかに、本発明の
ブロツクアクセス動作を実行するための制御回路
Ａが設けられ、一方、バススレーブ側には外部メ
モリＭのほかに上記ブロツクアクセス動作を実行
するための制御回路Ｂが設けられる。

第２図は上記各制御回路Ａ，Ｂの内部構成を示
すもので、該制御回路Ａは、バス制御部Ｄ、ブロ
ツクアクセス要求部Ｅ、ブロツクアクセス実行、
判定部Ｆおよびラツチ回路Ｇにより構成され、一
方、該制御回路Ｂは、ラツチカウンタＪ、デコー
ダＫおよびブロツクアクセスアクノレツジ信号生
成部Ｌにより構成される。

上述したように、バスマスタ側のCPUは、必
要とするデータが該キヤツシユメモリＣになかつ
たとき、外部メモリＭから必要とするデータを読
み込むために、該CPUからバス制御部Ｄに対し
外部アクセス要求信号を出力するとともにリード
信号を出力し、更に外部メモリから必要とするデ
ータを読出すためのアドレス要求信号を送出す
る。かかるCPUから出力さる各種信号をうけて
該バス制御部Ｄからは、バススレーブ側の外部メ
モリＭの所定アドレスをアクセスするためのメモ
リアドレス信号Addressが送出されるとともに、
該バス制御部Ｄからブロツクアクセス要求部Ｅに
送られるリード要求信号に応じて、ブロツクアク
セス実行時には、該ブロツクアクセス要求部Ｅか
らバススレーブ側にブロツクアクセス要求信号
BLOCKが送出される。

バススレーブ側では、ブロツクアクセス実行時
のために、該アドレス信号Addressの値をラツチ
カウンタＪでラツチし、順次カウントアツプして
１ブロツク分のアドレスを生成する。該ラツチカ
ウンタで生成された１ブロツク分のアドレスはデ
コーダＫでデコードされ、該デコードされたアド
レス信号が外部メモリＭに入力されて所定のデー
タが読出されるとともに、ブロツクアクセス・ア
クノレツジ信号生成部Ｌに供給される。更に該ブ
ロツクアクセス・アクノレツジ信号生成部Ｌには
上記バスマスタ側からのブロツクアクセス要求信
号が入力され、これによりバスマスタ側
がブロツクアクセス方式によるデータ転送を要求
していることを判断する。ここで該ブロツクアク
セス・アクノレツジ信号生成部Ｌでは、アクセス
される対象のアドレス領域が、該アドレス領域に
割当てられている外部メモリのアクセスタイムに
応じて、高速転送のブロツクアクセス方式で転送
可能の領域か、低速転送のブロツクアクセス方式
でしか転送できない領域かを判断して、実行する
ブロツクアクセス方式に対応したブロツクアクセ
ス・アクノレツジ信号をバスマスタ側に返送す
る。すなわち該アクセス対象のアドレス領域が高
速転送のブロツクアクセス方式で転送可能である
場合には信号を返送し、また低速転送
のブロツクアクセス方式で転送する場合には
BLACKSを返送する。

すなわち該ブロツクアクセス・アクノレツジ信
号生成部Ｌにおいては、該ブロツクアクセス要求
信号の入力に応じて該ブロツクアクセス
を行うか否かを判断し、更にブロツクアクセス実
行時には、該ブロツクアクセスを高速転送方式で
実行するか、低速転送方式で実行するかに応じ
て、それぞれ応答信号又はを
バスマスタ側に返送する。なお該ブロツクアクセ
ス開始後、バススレーブ側（外部メモリ）から先
頭データがバスマスタ側に転送されたとき、該ブ
ロツクアクセス・アクノレツジ信号生成部Ｌから
は先頭データ転送終了信号がバスマスタ側に
送出される。このとき、該バスマスタ側（ブロツ
クアクセス実行判定部Ｆ）では、該バススレーブ
側から該先頭データ転送終了信号と同時に返
送されてくるアクノレツジ信号（又は
BLACKS）を見て、その何れを受信したかによ
り実行するブロツクアクセスサイクルを選択し、
その選択結果（高速モードとするかノーマルモー
ドとするか）をバス制御部Ｄに伝え、該バス制御
部Ｄは、該選択されたブロツクアクセスサイクル
により、外部メモリＭからのデータ（CPUが必
要とするデータを含む１ブロツクのデータ）をキ
ヤツシユメモリＣに転送するようラツチ回路Ｇを
制御する。

第３図は、上記第２図に示される各制御回路間
で、ブロツクアクセス実行時に送受信される各種
信号の変化を示すタイミング図であつて、上述し
たようにバスマスタ側のCPUが必要とするデー
タがキヤツシユメモリＣ上に無いときには、該バ
スマスタ側が必要とするデータの格納されている
メモリアドレス信号Addressをバススレーブ側に
に出力し、つづいてブロツクアクセス要求信号
BLOCKを送出する。バススレーブ側（ブロツク
アクセス・アクノレツジ信号生成部Ｌ）において
は、該バスマスタ側が該信号をアサート
していいるかどうかを検出する。そして該信号
BLOCKの検出時においては、該ブロツクアクセ
スを実行するにあたつては、そのときアクセスさ
れる対象のメモリ領域が高速転送可能の領域であ
れば、該バススレーブ側からは先頭データ転送終
了信号DCとともに高速転送用のブロツクアクセ
ス・アクノレツジ信号を返送する。こ
のようにしてバスマスタ側（ブロツクアクセス実
行判定部Ｆ）が該先頭データ転送終了信号と
ともに該信号を受けとつた場合には、
該先頭データ以降のデータ（第３図の場合、後続
する３個のデータ）は、各データ転送終了信号と
は関係なく所定のクロツク信号に同期して順次バ
スマスタ側にとり込まれる。すなわちこの場合に
は第３図の左半部に示されるように、高速のブロ
ツクアクセスにより複数のデータ（この場合４個
のデータ）が順次決められたタイミングでバスマ
スタ側に転送され、第３図中の各データに付され
ている〇印のタイミングでCPUに読み込まれる。

一方、ブロツクアクセス実行時、そのときアク
セスされる対象のメモリ領域のアクセスタイムが
遅く、上記高速転送できない場合には、該バスス
レーブ側からは該先頭データ転送終了信号と
ともに低速転送用のブロツクアクセス・アクノレ
ツジ信号を返送する。このようにして
バスマスタ側が該先頭データ転送終了信号と
ともに該信号を受けとつた場合には、
該先頭データ以降のデータ（第３図の場合、後続
する３個のデータ）は、第３図の右半部に示され
るように、各データに対応するデータ転送終了信
号がバススレーブ側から返送されてきたとき
にはじめて、バスマスタ側にとり込まれる。すな
わちこの場合には、低速のブロツクアクセスによ
り複数のデータ（この場合４個のデータ）が順次
バスマスタ側に転送され、〇印のタイミングで
CPUに読み込まれる。このようにして低速のブ
ロツクアクセスが実行される場合には、各データ
は、それぞれ対応するデータ転送終了信号がバス
スレーブ側から返送されてくるまで、転送サイク
ル中にウエイトサイクルを挿入してそのデータ転
送を待つようにされる。したがつてアクセス速度
の遅いメモリに対しても、該メモリのアクセスタ
イムに応じて所定のウエイトサイクルを挿入しな
がら順次データ転送を行うことができる。

以下第４図乃至第１６図を参照して上記制御回
路Ａを構成する各部の具体的回路例を説明する。

先づ、第４図は、上記ブロツクアクセス要求部
Ｅの具体的回路例を示しており、第５図は、該第
４図の回路の動作を示すタイミング図である。

第４図中、E₁およびE₃はそれぞれ第１段目お
よび第２段目のフリツプフロツプ、E₂はラツチ
回路、E₄乃至E₆はナンドゲートと、φ₀およびφ₂
はクロツク信号である。（第５図ａおよびｂ参
照）。ここでCPUからバス制御部Ｄを介して入力
されるリード要求信号により第１段目のフリツプ
フロツプE₁が反転し（第５図ｃおよびｄ参照）、
該フリツプフロツプＥの出力信号Ｑをラツチ回路
E₂においてクロツク信号φ₂によりラツチする。
（第５図ｅ参照）。そして該ラツチ回路E₂の出力
信号Ｑとクロツク信号φ₀とをナンド回路E₄に入
力させ、該ナンド回路E₄の出力信号で第２段目
のフリツプフロツプE₃を反転させ、その出力信
号をブロツクアクセス要求信号とす
る。（第５図ｆ参照）。そして該信号の出
力によりナンドゲートE₆を介して該１段目のフ
リツプフロツプE₁をリセツトする。なお該ブロ
ツクアクセス要求信号は、ブロツクアク
セスが終了したとき（ブロツクアクセス終了信号
BIENDがロウレベルになつたとき）にはナンド
ゲートE₅を介してネゲートされ（第５図ｇ参
照）、同様にブロツクアクセスが行われないとき
（ブロツクアクセスキヤンセル信号が
ロウレベルになつとき）およびリセツト信号
RESETがロウレベルになつたときにも該ナンド
ゲートE₅を介してネゲートされる。そして該ロ
ウレベルのブロツクアクセス要求信号が
出力されている間に、上記第３図に示される高速
ブロツクアクセスまたは低速ブロツクアクセスが
実行される。

次に第６図は、上記ブロツクアクセス実行判定
部Ｆの具体的回路例を示しており、第７図は、該
第６図の回路の動作を示すタイミング図である。

第６図中、F₁乃至F₃はそれぞれデータ転送終
了信号、高速転送用のブロツクアクセス・ア
クノレツジ信号、および低速転送用の
ブロツクアクセス・アクノレツジ信号
が入力されるラツチ回路であつて、バススレーブ
側から返送される上記各信号，、お
よびをそれぞれクロツク信号φ₀でラツ
チする。そして例えば上述したように、バススレ
ーブ側から先頭データ転送終了信号と同時に
高速転送用のブロツクアクセス・アクノレツジ信
号が返送されてきた場合（第７図ｃ，
ｄ参照）には、各ラツチ回路F₁，F₂の出力信号
はそれぞれ第７図ｅ，ｆに示されるように変化
し、ナンドゲートF₆を介してラツチ回路F₄の出
力側から高速モード要求信号が出力される（第７
図ｇ参照）。一方、該先頭データ転送終了信号
と同時に低速転送用のブロツクアクセス・アクノ
レツジ信号が返送されてきた場合には、
各ラツチ回路F₁，F₃の出力信号、ナンドゲート
F₇、インバータF₈、およびナンドゲートF₉を介
してラツチ回路F₅の出力側からノーマルモード
要求信号が出力される。

なお該先頭データ転送終了信号返送時に、
該ブロツクアクセス・アクノレツジ信号
BLACKFおよびが何れも返送されず、
ハイレベルのまま（ラツチ回路F₂，F₃の出力側
がロウレベルのまま）である場合には（第７図
ｈ，ｉ，ｊ参照）アンドゲートF₁₀およびナンド
ゲートF₁₁を介してブロツクアクセスキヤンセル
信号がロウレベルとなり（第７図ｋ参
照）、ブロツクアクセスが行われない。またデー
タ転送終了信号が返送される毎にラツチ回路
F₁の出力側はハイレベルとなり、該ハイレベル
信号DCLがバス制御部Ｄなどに供給される（第
８図参照）。

次いで第８図は、上記バス制御部Ｄの具体的回
路例を示しており、第９図および第１０図は、該
第８図の回路の、高速モード時およびノーマルモ
ード時における動作を示すタイミング図である。

すなわち上記ブロツクアクセス実行判定部Ｆか
ら高速モード要求信号が送られてきたときには、
フリツプフロツプD₁の出力側がセツトされて反
転し（第９図ｆ，ｇ参照）、ラツチ回路D₃を介し
て高速モードのブロツクアクセスを行うための高
速モード信号が生成される（第９図ｈ参照）。一
方、ノーマルモード要求信号が送られてきたとき
には、フリツプフロツプD₂の出力側がセツトさ
れて反転し（第１０図ｅ，ｆ参照）、ラツチ回路
D₄を介してノーマルモード（低速モード）のブ
ロツクアクセスを行うためのノーマルモード信号
が生成される（第１０図ｇ参照）。

高速モードのブロツクアクセスが行われる場合
には、アンドゲートD₅を介して第８図の点の
レベルがクロツク信号φ₃の入力毎に第９図ｉの
ように変化し、更にノアゲートD₇を介して第８
図の点のレベルが第９図ｊのように変化してカ
ウンタD₈に入力される。この点あるいは点
のレベル変化はバススレーブ側からのデータ転送
とも同期しており（第９図ｎ参照）、先頭データ
転送後のデータ転送数が該カウンタD₈によりカ
ウントされる。そして該カウンタD₈が規定のデ
ータ転送数をカウントすると（この場合３個の後
続データが転送されたとき）、該カウンタD₈の出
力側点のレベルがロウレベルとなり（第９図
ｋ）、オアゲートD₁₂を介してブロツクアクセス
終了を示すブロツクアクセス終了信号が
出力される（第９図ｌ参照）。更に該オアゲート
D₁₂およびナンドゲートD₁₃（ブロツクアクセスキ
ヤンセル信号およびリセツト信号
RESETも入力される）を介してフリツプフロツ
プD₁がリセツトされる。また該点のレベルが
ロウレベルとなることにより、オアゲートD₁₀お
よびナンドゲートD₁₁を介して点のレベルがハ
イレベルとなり（第９図ｍ）、該カウンタD₈がク
リヤされる。なお、第９図ｅに示される信号
BCLKは、クロツク信号φ₃の立上りとともに立上
り、クロツク信号φ₁の立上りとともに立下るバ
スクロツク信号である。

一方、ノーマルモードのブロツクアクセスが行
われる場合には、上記データ転送終了を示す信号
DCLがハイレベルとなる毎に（第１０図ｈ参
照）、アンドゲートD₆およびノアゲートD₇を介し
て該点のレベルが第１０出ｉのように変化して
カウンタD₈に入力される。そして上述したよう
に該カウンタD₈が規定のデータ転送数をカウン
トすると（この場合３個の後続データが転送され
たとき）、該カウンタD₈の出力がわ点のレベル
がロウレベルとなり（第１０図ｊ）、ブロツアク
セス終了信号が出力される（第１０図ｋ
参照）。更にフリツプフロツプD₂がリセツトさ
れ、また該カウンタD₈がクリヤされる。なお上
記フリツプフロツプD₁又はD₂がセツトされてい
る間オアゲートD₁₄を介して信号ADHが生成さ
れ、第１３図の回路に供給される。

また第１１図は、上記バス制御部Ｄの他の部分
の具体的回路例を示しており、第１２図は、第１
１図の回路の、高速モード時およびノーマルモー
ド時における動作を示すタイミング図である。

すなわち該第１１図は、バススレーブ側からの
データをバスマスタ側のキヤツシユメモリに転送
する際の、ラツチ部Ｇを制御するためのデータイ
ネーブル信号DEを生成するための回路部分であ
つて、該信号DEがハイレベルとなつたときのデ
ータのみがバスマスタ側に転送される。

そして、高速モードのブロツクアクセス実行時
には、第１２図ａに示されるように、高速モード
信号（第８図の回路で生成された）がハイレベル
となつている間、オアゲートD₂₂、アンドゲート
D₂₄を介して、クロツク信号φ₁が該アードゲート
D₂₄に入力される毎にフリツプフロツプD₂₅の出
力側からデータイネーブル信号DEがラツチ部Ｇ
に供給される（第１２図ｃ参照）。

一方、ノーマルモードのブロツクアクセス実行
時には、第１２図ｂに示されるように、上記各デ
ータ転送終了信号DCLがハイレベルになつた状
態で上記クロツク信号φ₁が入力される毎に、イ
ンバータD₂₁、アンドゲートD₂₂、上記オアゲー
トD₂₃および上記アンドゲートD₂₄を介して、上
記フリツプフロツプD₂₅の出力側からデータイネ
ーブル信号DEがラツチ部Ｇに供給される（第１
２図ｇ参照）。

また第１３図は、上記バス制御部Ｄの更に他の
部分の具体的回路例を示しており、第１４図は、
第１３図の回路の動作を示すタイミング図であ
る。

すなわち第１３図は、CPU内部からのアドレ
ス信号（この場合OAO〜OA３１）をうけて外部
（バススレーブ側）にアドレス信号Address（この
場合AO〜Ａ３１）として出力するための回路部
分である。そして通常は第１４図に示されるよう
に各アクセス要求信号が出力された状態でクロツ
ク信号φ₂が立上る毎に、ノアゲートD₃₂および各
ラツチ回路D₀乃至D₃₁を介して該アドレス信号
AO乃至Ａ３１が出力される（第１４図ａ乃至ｄ
参照）。しかしブロツクアクセス実行時であつて
上記第８図に示される信号ADHがハイレベルの
ときは該ノアゲートD₃₂の出力側がロウレベルと
なり、該アドレス信号AO乃至Ａ３１の出力は変
化しない。

更に第１５図はラツチ部Ｇの具体的回路例を示
しており、第１６図は、第１５図の回路の動作を
示すタイミング図である。

すなわち第１５図は、バススレーブ側からのデ
ータ（この場合DO〜Ｄ３１）をサンプリングし
てバスマスタ側に内部データ（この場合IDO〜
ID３１）としてとり込むための回路部分である。
そしてクロツク信号φ₀が立上る毎に該バススレ
ーブ側からのデータDO〜Ｄ３１が１段目のラツ
チ回路GO乃至Ｇ３１にラツチされ（第１６図ｄ
参照）、更に上記したデータイネーブル信号DEが
ハイレベルの状態でクロツク信号φ₂が立上る毎
に、アンドゲートＧ３２の出力により、一段目の
ラツチ回路出力が２段目のラツチ回路GO′乃至Ｇ
３１′に転送され、その出力信号が内部データ
IDO乃至ID３１としてCPU側に伝えられる（第
１６図ｇ参照）。

〔発明の効果〕

本発明によれば、バススレーブ側からの応答信
号の種類により、ブロツクアクセスのアクセスサ
イクルを切換えることができるため、アクセスタ
イムの異なるメモリによつて外部メモリを構成し
た場合にも、柔軟に対応できるシステムを実現す
ることができる。

【図面の簡単な説明】

第１図は、本発明のブロツクアクセス制御装置
を概略的に説明するためのブロツク図、第２図
は、第１図における各制御回路の内部構成を説明
するブロツク図、第３図は、第２図に示される各
種信号のレベル変化を示すタイミング図、第４図
は、第２図におけるブロツクアクセス要求部の具
体的構成を例示する回路図、第５図は、第４図の
回路の動作を示すタイミング図、第６図は、第２
図におけるブロツクアクセス実行判定部の具体的
構成を例示する回路図、第７図ａ，ｂは、第６図
の回路の動作を示すタイミング図、第８図は、第
２図におけるバス制御部の１部について、その具
体的構成を例示する回路図、第９図および第１０
図は、それぞれ第８図の回路の高速モード時およ
びノーマルモード時における動作を示すタイミン
グ図、第１１図は、第２図におけるバス制御部の
他の部分について、その具体的構成を例示する回
路図、第１２図ａ，ｂは、第１１図の回路の動作
を示すタイミング図、第１３図は、第２図におけ
るバス制御部の更に他の部分について、その具体
的構成を例示する回路図、第１４図は、第１３図
の回路の動作を示すタイミング図、第１５図は、
第２図におけるラツチ部の具体的構成を例示する
回路図、第１６図は、第１５図の回路の動作を示
すタイミング図である。 （符号の説明） Ａ…バスマスタ側の制御回
路、Ｂ…バススレーブ側の制御回路、Ｃ…キヤツ
シユメモリ、Ｄ…バス制御部、Ｅ…ブロツクアク
セス要求部、Ｆ…ブロツクアクセス実行判定部、
Ｇ…ラツチ部、Ｊ…ラツチカウンタ、Ｋ…デコー
ダ、Ｌ…ブロツクアクセス・アクノレツジ信号生
成部、Ｍ…外部メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 単一のバスサイクルで単一のアドレス出力に
   対して連続した複数のデータを転送するブロツク
   アクセス動作により、バススレーブ側からバスマ
   スタ側にデータ転送がなされるブロツクアクセス
   制御装置であつて、 該バススレーブ側の外部メモリの所定アドレス
   をアクセスするためのメモリアドレス信号を送出
   するバス制御部Ｄと、 該ブロツクアクセス実行時にブロツクアクセス
   要求信号を送出するブロツクアクセス要求部Ｅ
   と、 上記ブロツクアクセス要求信号に対する応答信
   号として、上記アクセスされるアドレス領域に割
   当てられている外部メモリ領域のアクセスタイム
   に応じて送出される高速転送用又は低速転送用の
   ブロツクアクセス・アクノレツジ信号と、先頭デ
   ータが該バスマスタ側に転送されたことを示す先
   頭データ転送終了信号が該バススレーブ側から返
   送されたとき、該返送されたブロツクアクセス・
   アクノレツジ信号に応じて高速モードのブロツク
   アクセスを行うかノーマルモードのブロツクアク
   セスを行うかを選択してその選択結果を上記バス
   制御部に伝えるブロツクアクセス実行判定部Ｆ
   と、 上記外部メモリからの複数のデータを一定のブ
   ロツク単位で該バスマスタ側のキヤツシユメモリ
   に、該選択されたモードで転送するように、該バ
   ス制御部により制御されるラツチ回路Ｇとをそな
   えるとともに、 該バス制御部Ｄには更に、上記高速モードのブ
   ロツクアクセス実行時には、所定のクロツク信号
   φ₁が入力される毎に生成されるデータイネーブ
   ル信号DEを上記ラツチ回路に供給し、上記ノー
   マルモードのブロツクアクセス実行時には、上記
   各データに対応するデータ転送終了信号DCLが
   入力された状態で上記クロツク信号φ₁が入力さ
   れる毎に生成されるデータイネーブル信号DEを
   上記ラツチ回路に供給する回路が設けられ、該ラ
   ツチ回路を介してのデータ転送が制御されること
   を特徴とするブロツクアクセス制御装置。