JPH0916468A - メモリアクセス方式 - Google Patents

メモリアクセス方式

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JPH0916468A
JPH0916468A JP7187843A JP18784395A JPH0916468A JP H0916468 A JPH0916468 A JP H0916468A JP 7187843 A JP7187843 A JP 7187843A JP 18784395 A JP18784395 A JP 18784395A JP H0916468 A JPH0916468 A JP H0916468A
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JP
Japan
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address
memory access
memory
logic
control circuit
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JP7187843A
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Toru Kimura
木村　　亨
Yoshiharu Aimoto
代志治 相本
Giichi Yabe
義一 矢部
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NEC Corp
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NEC Corp
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Publication date
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

(57)【要約】 【目的】 ＤＲＡＭに高速にアクセスできる場合にはこ
れに合わせて処理を行い、低速なアクセスになる場合に
は個別的に処理を待ち合わせることができるメモリアク
セス方式を提供する。 【構成】 論理・制御回路１０と、メモリ２０と、該論
理・制御回路１０及びメモリ２０を接続するアドレスバ
ス３０と、該アドレスバス３０を構成するアドレス線上
に設けられたアドレス変化検知回路４０とを備え、前記
アドレス変化検知回路４０は、アドレス線を介して前記
論理・制御回路１０から前記メモリ２０へ送られるメモ
リアクセス信号のうち、前記メモリ２０におけるワード
線の切り替えを伴うメモリアクセスを要求するメモリア
クセス信号を検知して検知信号を出力し、前記論理・制
御回路１０は、前記アドレス変化検知回路４０から検知
信号を入力して当該メモリアクセスが終了するまで動作
を一時停止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータに用いら
れる半導体メモリへのメモリアクセス方式に関し、特に
半導体メモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合の
メモリアクセス方式に関する。
【０００２】
【従来の技術】ＤＲＡＭは、安価であることからコンピ
ュータの主記憶装置として最も多く用いられる。しか
し、コンピュータにおけるプロセッサやコントローラの
クロックサイクルが高速化されてきているのに対し、Ｄ
ＲＡＭにおいては、記憶容量を増大する方向には性能が
向上しているものの、高速化の方向にはあまり向上して
おらず、ランダムアクセス時の速度は依然として遅いま
まである。
【０００３】プロセッサ等はＤＲＡＭ内の所望のアドレ
スを指定してアクセスを行うが、特定の範囲内における
指定アドレスの変化についてはページモード等の手段を
用いて高速にランダムアクセスすることが可能である。
したがって、アクセスパターンが決まっている場合には
データを格納するアドレスを工夫することにより、高速
なアクセス速度を実現することができる。しかし、どの
ようなパターンでアドレスの指定がされるかわからない
状況では、ページモード等の手段を用いることができる
とは限らないため、最も遅いサイクルでＤＲＡＭにアク
セスする場合を想定し、当該サイクルに合わせてシステ
ム全体を設計する必要があった。
【０００４】さらに詳細に説明すると、ＤＲＡＭにおい
て、メモリセルに保存されたデータはワード線選択時に
当該ワード線に接続されているメモリセル数だけ一度に
読み出され、読み出されたデータはセンスアンプ回路部
に蓄えられる。したがって、最初のデータの読み出しの
後、選択ワード線を変更しないで他のデータを読み出す
場合には、センスアンプ回路部に蓄えられたデータを読
み出せばよいため、高速な読み出しが可能である。
【０００５】一方、ＤＲＡＭの読み出し動作は記憶情報
を保存しない破壊読み出しであり、メモリセルに保存さ
れたデータを読み出した後に同データを当該メモリセル
に再度書き込む動作が必要となる。このため、他のワー
ド線に接続されたメモリセルに保存されているデータを
読み出す場合、一度読み出されたデータを当該メモリセ
ルに再度書き込みし、その後で選択ワード線の切り替え
を行い、目的のデータを読み出す必要がある。
【０００６】したがって、新たにデータを読み出す際
に、目的のアドレスにアクセスするためにワード線の切
り替えを必要とする場合（ワードデコーダを経由する場
合）は低速でアクセスすることとなり、ワード線の切り
替えが必要でない場合（カラムデコーダなどを経由する
場合）は高速にアクセスすることが可能となる。
【０００７】なお、画像データのような大容量のデータ
処理に関しては、画面転送などのように連続するアドレ
スにシリアルにアクセスする場合のみ、シンクロナス動
作等の手段により高速なアクセスが可能である。しか
し、目的のアドレスにランダムにアクセスする場合は、
低速なアクセスとならざるを得ない。したがって、アク
セスするアドレスがランダムである場合は、最も遅いア
クセスサイクルでメモリアクセスを行うことを想定して
システムを設計するか、またはシステム自体は高速なア
クセスに合わせて設計しておき、低速にアクセスせざる
を得ないアドレス変更時、すなわちワード線の切り替え
を要するアドレスへのアクセスを行う場合に、これを検
出してシステムの処理サイクルに当該低速なアクセス時
間を待ち合わせるためのウエイトサイクルを挿入するこ
とにより対応していた。低速なアクセスを行う場合にシ
ステムの処理サイクルにウエイトサイクルを挿入する技
術としては、例えば特開昭５８−０９４１８３号公報に
記載された技術がある。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のメモリアクセス方式は、ＤＲＡＭに対してランダムな
アクセスを行うシステムでは、低速なアクセスに合わせ
てシステムを設計しなければならず、高速にアクセスで
きる場合においても低速なアクセスに合わせた処理が行
われるため、処理速度の向上を図ることができず、効率
が悪いという欠点があった。
【０００９】本発明は、上記従来の欠点を解消し、ＤＲ
ＡＭに高速にアクセスできる場合にはこれに合わせて処
理を行い、低速なアクセスになる場合には個別的に処理
を待ち合わせることができるメモリアクセス方式を提供
することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、論理・制御回路と、メモリと、該論理・
制御回路及びメモリを接続するアドレスバスと、該アド
レスバスを構成するアドレス線上に設けられたアドレス
変化検知回路とを備え、前記アドレス変化検知回路は、
アドレス線を介して前記論理・制御回路から前記メモリ
へ送られるメモリアクセス信号のうち、前記メモリにお
けるワード線の切り替えを伴うメモリアクセスを要求す
るメモリアクセス信号を検知して検知信号を出力し、前
記論理・制御回路は、前記アドレス変化検知回路から検
知信号を入力して当該メモリアクセスが終了するまで動
作を一時停止する構成としている。
【００１１】また、他の態様では、前記アドレスバス
が、該アドレスバスを構成するアドレス線のうちの一部
を前記メモリにおけるワード線の切り替えを伴うメモリ
アクセスを要求するメモリアクセス信号を送信する第１
のアドレス線とし、残りのアドレス線をワード線の切り
替えを行わないメモリアクセスを要求するメモリアクセ
ス信号を送信する第２のアドレス線とし、前記アドレス
変化検知回路が、前記アドレスバスを構成するアドレス
線のうちの前記第１のアドレス線上に設けられて該第１
のアドレス線を介して送信されるメモリアクセス信号を
検知して前記検知信号を出力する構成としている。
【００１２】また、他の態様では、前記論理・制御回
路、メモリ、アドレスバス、及びアドレス変化検知回路
を複数備え、各アドレス変化検知回路は検知信号をすべ
ての論理・制御回路に送信する構成としている。
【００１３】また、他の態様では、前記アドレスバス上
に、前記アドレス変化検知回路からの検知信号を入力
し、該検知信号入力後に発行されたメモリアクセス信号
をプールするバッファをさらに備える構成としている。
【００１４】また、他の態様では、前記論理・制御回
路、メモリ、アドレスバス、アドレス変化検知回路、及
びヴバッファを複数備え、各アドレス変化検知回路は検
知信号をすべての論理・制御回路及びバッファに送信す
る構成としている。
【００１５】また、他の態様では、前記論理・制御回路
が、前記メモリアクセス信号を蓄積するリザベーション
ステーションと、前記リザベーションステーションに蓄
積されたメモリアクセス信号の順番を変更して前記メモ
リにおけるワード線の切り替えを行わないメモリアクセ
スを要求するメモリアクセス信号どうしをまとめるアド
レスリオーダーバッファとを備える構成としている。
【００１６】また、他の態様では、前記メモリが、前記
ワード線上にラッチ回路を設けた構成としている。
【００１７】
【作 用】本発明によれば、アドレス変化検知回路が、
アドレスバスを伝送されるメモリアクセス信号のうちメ
モリにおけるワード線の変更を要する低速なアクセスを
要求するメモリアクセス信号を検知した場合に検知信号
を出力し、論理・制御回路が、アドレス変化検知回路か
ら出力された検知信号を入力して当該アクセスが終了す
るまで動作を停止することにより、システム全体はワー
ド線の切り替えを行わない高速なアクセスに合わせて設
計されていても、個別的に低速なアクセスに対応してア
クセスの終了を待ち合わせることができる。
【００１８】この際、アドレスバス上に設けられたバッ
ファが、アドレス変化検知回路から検知信号が出力され
た後に発行されたメモリアクセス信号をプールすること
で、該メモリアクセス信号が失われるのを回避すること
ができる。
【００１９】また、論理・制御回路を複数備える場合で
も、アドレス変化検知回路の検知信号をすべての論理・
制御回路に送信することで、どの論理・制御回路からワ
ード線の切り替えを伴う低速なアクセスを行うメモリア
クセス信号が発生された場合でも、すべての論理・制御
回路の動作を待ち合わせることができる。
【００２０】さらに、論理・制御回路にリザベーション
ステーションとアドレスリオーダーバッファとを備えて
メモリアクセス命令の出力順番を変更することにより、
ワード線の切り替えを伴う低速なアクセスを行うメモリ
アクセス信号の発行を減らすことができる。
【００２１】また、メモリのワード線上にラッチ回路を
設けることにより、インターリーブ動作による高速なア
クセスを行うことのできるメモリセルの範囲を拡大する
ことができる。
【００２２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例によるメモ
リアクセス方式の構成を示すブロック図である。
【００２３】本実施例のメモリアクセス方式は、図示の
ように、論理・制御回路１０と、ＤＲＡＭ２０と、論理
・制御回路１０及びＤＲＡＭ２０を接続するアドレスバ
ス３０と、アドレスバス３０を構成するアドレス線の一
部に設けられたアドレス変化検知回路（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ 以下、Ａ
ＴＤ回路と称す）４０とを備える。
【００２４】アドレスバス３０は、８ビット（８本）の
アドレス線３１〜３８からなり、８ビットのうち６ビッ
ト分のアドレス線３３〜３８をカラムデコーダを経由す
るアクセス、すなわちワード線の切り替えを行わずに所
定のアドレスにアクセスする場合に使用する。そして、
残りの２ビット分のアドレス線３１、３２をワードデコ
ーダを経由するアクセス、すなわちワード線の切り替え
を伴うアドレスへのアクセスに使用する。したがって、
アドレス線３３〜３８によるアクセスではページモード
やインターリーブモードを用いた高速なアクセスを行う
ことができる。一方、アドレス線３１、３２によるアク
セスでは、このような高速なアクセスを行うことはでき
ない。なお本実施例では、アドレスバスを８ビットと
し、そのうち６ビット分のアドレス線を高速なアクセス
用に、残りの２ビット分のアドレス線を低速なアクセス
用に割り当てたが、これらは例示に過ぎず、アドレスバ
スのビット数及びアクセスの種類ごとの割り当ては、こ
れらの例に限るものではない。
【００２５】ＡＴＤ回路４０は、アドレス線３１、３２
の途中に介在させてある。そして、アドレス線３１、３
２を介してアクセスが行われた場合に、これを検知し、
論理・制御回路１０およびプログラムカウンタ５０に検
知信号を送る。論理・制御回路１０及びプログラムカウ
ンタ５０は、ＡＴＤ回路４０からの検知信号を受けたと
きは、当該メモリアクセスが終了するまで動作を停止す
る。
【００２６】ＤＲＡＭ２０は、データの読み出しが行わ
れた場合、読み出されたデータの再書き込みが終了する
まで、１つ前のサイクルで用いられたアドレスを保持
し、メモリセルデータの破壊を防止する。
【００２７】以上のような構成によれば、ページモード
やインターリーブモード等を用いた高速なメモリアクセ
スと、これらのモードを用いることのできない低速なメ
モリアクセスとを識別し、低速なアクセスを行う場合に
個別的に対応することが可能となる。したがって、シス
テム全体は高速なアクセスに合わせて設計し、低速なア
クセスを行う場合に、論理・制御回路１０及びプログラ
ムカウンタ５０がＡＴＤ回路４０からの検知信号を受け
て当該低速なアクセスを待ち合わせることにより、プロ
グラムやコンパイラへの負荷を増大させることなく、シ
ステム全体の平均的な処理速度を向上させることができ
る。また、論理・制御回路１０及びプログラムカウンタ
５０の待ち合わせは、これらの動作を一時停止すること
により行うため、消費電力を削減することにもなる。
【００２８】なお、本実施例において、ＡＴＤ回路４０
は、論理・制御回路１０とＤＲＡＭ２０の間に、アドレ
スバス３０のアドレス線３１、３２上に設けたが、物理
的に回路ブロックを介在させることなく、論理・制御回
路１０中のアドレス出力バッファまたはＤＲＡＭ２０中
のアドレス入力バッファを用いて、論理・制御回路１０
またはＤＲＡＭ２０の機能として低速なメモリアクセス
の検知を行うことも可能である。
【００２９】図２は、本発明の第２の実施例によるメモ
リアクセス方式の構成を示すブロック図である。図示の
ように、本実施例のメモリアクセス方式は、本実施例の
メモリアクセス方式は、図示のように、論理・制御回路
１０と、ＤＲＡＭ２０と、論理・制御回路１０及びＤＲ
ＡＭ２０を接続するアドレスバス３０と、アドレスバス
３０を構成するアドレス線の一部に設けられたＡＴＤ回
路４０と、論理・制御回路１０からのメモリアクセス信
号をプールするインストラクションプール用のバッファ
６０とを備える。なお、論理・制御回路１０、ＤＲＡＭ
２０、アドレスバス３０、及びＡＴＤ回路４０は、上述
した第１の実施例のものと同様であるため、同一の符号
を付して説明を省略する。
【００３０】バッファ６０は、ＡＴＤ回路４０から低速
なアクセスが行われたことを示す検知信号を受け取る
と、その後に発行されたメモリアクセス信号をプールす
る。プールしたメモリアクセス信号は、その前の低速な
アクセスが終了し、論理・制御回路４０が動作を再開し
た後に、ＤＲＡＭ２０へ送られる。
【００３１】ＡＴＤ回路４０からの検知信号により論理
・制御回路１０の動作が停止した場合、当該低速なアク
セスが終了すると同時に論理・制御回路１０の動作が再
開する。この際、例えば、論理・制御回路１０が低速な
アクセスを行うメモリアクセス信号を発行してからＡＴ
Ｄ回路４０の検知信号を受けて動作を停止するまでの間
等のタイミングで発行された別のメモリアクセス信号が
あると、当該メモリアクセス信号は論理・制御回路１０
の動作再開時に失われてしまう。そこで、論理・制御回
路１０とＤＲＡＭ２０との間にバッファ６０を介在さ
せ、ＡＴＤ回路４０の検知信号を受けた後に発行された
メモリアクセス信号をプールすることで、当該メモリア
クセス信号が論理・制御回路１０の動作再開時に失われ
ることを回避することができる。
【００３２】図３は、本発明の第３の実施例によるメモ
リアクセス方式の構成を示すブロック図である。図示の
ように、本実施例のメモリアクセス方式は、上述した第
１の実施例と同様に構成された論理・制御回路１０、Ｄ
ＲＡＭ２０、アドレスバス３０、及びＡＴＤ回路４０を
複数設けて構成される。各部の機能は第１の実施例のも
のと同様であるため、同一の符号を付して説明を省略す
る。
【００３３】本実施例において、各アドレスバス３０上
に設けられた各ＡＴＤ回路４０は、低速なアクセスを行
うメモリアクセス信号がアドレス線３１、３２を介して
発行されたことを検知した場合に、検知信号を、すべて
の論理・制御回路１０に対して出力する。これによっ
て、複数の論理・制御回路１０のうちいずれか１つでも
低速なアクセスを行うメモリアクセス信号を発行した場
合には、当該アクセスが終了するまですべての論理・制
御回路１０が動作を停止することとなる。
【００３４】このような制御を行うのは、複数の論理・
制御回路１０を備えたシステムにおいて、所定の１つの
論理・制御回路１０のみが低速なメモリアクセスを待ち
合わせるために動作を停止する場合、処理の内容によっ
てはシステム全体の動作制御に乱れを生ずるおそれがあ
るので、これを回避するためである。この制御は、例え
ば、文献「１９９４年、アイ・イー・イー・イー、イン
ターナショナル・ソリッド・ステート・サーキッツ・カ
ンファレンス・ダイジェスト・オブ・テクニカル・ペー
パーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ Ｄｉｄｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ）３７巻、ＦＡ１５．２ ２０２頁」
（著者、山下他）に開示されるように、すべての論理・
制御回路１０が同一の命令を実行し、かつ異なるデータ
アクセスを行う方式（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ、ＳＩＭＤ方式）
で、インデックスアドレッシングを行う場合などに有効
である。
【００３５】図４は、本発明の第４の実施例によるメモ
リアクセス方式の構成を示すブロック図である。図示の
ように、本実施例のメモリアクセス方式は、上述した第
２の実施例と同様に構成された論理・制御回路１０、Ｄ
ＲＡＭ２０、アドレスバス３０、ＡＴＤ回路４０、及び
インストラクションプール用のバッファ６０を複数設け
て構成される。各部の機能は第１及び第２の実施例のも
のと同様であるため、同一の符号を付して説明を省略す
る。
【００３６】本実施例においても、上述した第３の実施
例と同様に、ＡＴＤ回路４０は、低速なアクセスを行う
メモリアクセス信号がアドレス線３１、３２を介して発
行されたことを検知した場合に、検知信号を、すべての
論理・制御回路１０及びバッファ６０に対して出力す
る。これによって、複数の論理・制御回路１０のうちい
ずれか１つでも低速なアクセスを行うメモリアクセス信
号を発行した場合には、当該アクセスが終了するまです
べての論理・制御回路１０が動作を停止することとな
る。そして、すべてのバッファ６０がＡＴＤ回路４０か
らの検知信号を受け取った後に発行されたメモリアクセ
ス信号をプールすることとなる。
【００３７】図５は、本発明の第５の実施例によるメモ
リアクセス方式の構成を示すブロック図である。図示の
ように、本実施例のメモリアクセス方式は、概ね第１の
実施例と同様の構成とし、論理・制御回路１０にメモリ
アクセス信号を発行するためのアドレスを蓄積するリザ
ベーションステーション１１とメモリアクセス信号の発
行順を変更するアドレスリオーダーバッファ１２とを備
える。
【００３８】最近のプロセッサユニットは、例えば、文
献「マイクロプロセッサレポート（Ｍｉｃｒｏ Ｐｒｏ
ｃｅｓｓｏｒ Ｒｅｐｏｒｔ）、１９９５年２月１６日
号、『Ｉｎｔｅｌ Ｐ６ Ｕｓｅｓ Ｄｅｃｏｕｐｌｅ
ｄ ＳｕｐｅｒｓｃａｌａｒＤｅｓｉｇｎ』」（著者、
リンレイ・ゲンナップ）にあるように、内部に複数個の
演算器を有し、命令を並列に処理することで処理能力を
向上している。そして、命令の並列実行を効率よく行う
ため、ＭＰＵ内部で命令列の順序変更を行っている。こ
の技術を用いて、論理・制御回路１０のリザベーション
ステーション１１にメモリアクセス命令を一度蓄積し、
アドレスリオーダーバッファ１２でアドレス線の変更を
伴うメモリセルへのアクセスをできるだけ回避するよう
にメモリアクセス命令の順番を変更する。アドレスリオ
ーダーバッファ１２によるメモリアクセス命令の順番の
変更は、アドレスビットを検査して、アドレス線の変更
を伴うアクセス用に割り当てられたアドレスビットが同
じであるメモリアクセス命令どうしをまとめるようにし
て行う。このようにすれば、アドレス線を変更せずにア
クセスできる範囲のアクセス命令が連続して送信される
こととなる。
【００３９】これによって、低速なアクセスとなる回数
を減らすことができ、システム全体の平均的な処理速度
をさらに向上することができる。なお、本実施例は、図
５に示すように、第１の実施例の論理・制御回路１０と
して用いるのみでなく、上述した第２ないし第４の各実
施例における論理・制御回路１０として用いることがで
きるのは言うまでもない。
【００４０】図６は、本発明の第６の実施例によるメモ
リアクセス方式の構成を示すブロック図である。図示の
ように、本実施例のメモリアクセス方式は、ワードデコ
ーダ２１とワードデコーダ２１にワード線２２を介して
接続されたローデコーダ２３及びメモリセル２４と、ワ
ード線２２上に設けられたラッチ回路２５とを備える。
【００４１】ローデコーダ２３及びメモリセル２４は、
対をなしており、かつ５つの対を１ブロックとしてワー
ド線２２に接続されている。これによって、５ウェイの
インターリーブ動作が可能となる。また、ワード線２２
は２つに分岐して２つのブロックに接続されている。こ
れによって、ワード線２２を変更せずに２つのブロック
のメモリセル２４に対してアクセスすることが可能とな
る。したがって、この範囲内でのメモリアクセスはイン
ターリーブ動作やページモード動作等の手段により高速
なアクセスを行うことができることとなる。
【００４２】また、ラッチ回路２５によって各ブロック
が異なるローアドレスを採ることができる。このため、
１本のワード線２２によって接続された２つのブロック
以外のブロックに対してもインターリーブ動作を実現す
ることが可能である。したがって、高速なアクセスを行
うことができる範囲を拡大することができ、システム全
体の処理速度の向上を図ることができる。
【００４３】このように構成されたメモリ２０は、上述
した第１ないし第４の実施例におけるメモリ２０として
用いることができる。なお、１つのブロックにおけるロ
ーデコーダ２３とメモリセル２４との対の数、及びワー
ド線２２の分岐の数は、図示の例に限らないのは言うま
でもない。
【００４４】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、各実施例ではアドレスバスを８ビッ
トとし、そのうちの６ビット分を高速なアクセス用に用
い、残りの２ビット分を低速なアクセス用に用いること
としたが、これらとは異なるビット数としてもよい。ま
た、第３及び第４の実施例においては、複数の論理・制
御回路とメモリとを接続する各アドレスバスごとに、ア
ドレスバスのビット数及び高速なアクセスに用いるアド
レス線と低速なアクセスに用いるアドレス線との割合を
設定することができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
アドレスバスを伝送されるメモリアクセス信号のうちメ
モリにおけるワード線の変更を伴う低速なアクセスを要
求するメモリアクセス信号を発行した場合に当該アクセ
スが終了するまで論理・制御回路の動作を停止すること
により、システム全体はワード線の切り替えを行わない
高速なアクセスに合わせて設計されていても、個別的に
低速なアクセスに対応してアクセスの終了を待ち合わせ
ることができる。このため、システム全体の平均的な処
理速度を向上させることができる。
【００４６】また、低速なアクセスの終了を待ち合わせ
るために論理・制御回路等の動作を停止させるため、処
理サイクルに所定のウエイトサイクルを挿入して待ち合
わせる場合と異なり、消費電力の削減を図ることができ
る。
【００４７】また、アドレスバス上に設けられたバッフ
ァが、アドレス変化検知回路から検知信号が出力された
後に発行されたメモリアクセス信号をプールすることに
より、該メモリアクセス信号が失われるのを回避するこ
とができ、これを原因とする誤動作等を防止することが
できる。
【００４８】また、論理・制御回路を複数備える場合、
アドレス変化検知回路の検知信号をすべての論理・制御
回路に送信することにより、どの論理・制御回路からワ
ード線の切り替えを伴う低速なアクセスを行うメモリア
クセス信号が発生された場合でも、すべての論理・制御
回路の動作を待ち合わせることができるため、部分的に
論理・制御回路の動作が停止することによって生ずるシ
ステム全体の制御の乱れを防止することができる。
【００４９】さらに、論理・制御回路においてメモリア
クセス命令の出力順番を変更することにより、ワード線
の切り替えを伴う低速なアクセスを行うメモリアクセス
信号の発行を減らすことができるため、システム全体の
平均的な処理速度をさらに向上させることができる。
【００５０】また、メモリのワード線上にラッチ回路を
設けることにより、インターリーブ動作による高速なア
クセスを行うことのできるメモリセルの範囲を拡大する
ことができるため、システム全体の平均的な処理速度を
さらに向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【図２】 本発明の第２の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【図３】 本発明の第３の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【図４】 本発明の第４の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【図５】 本発明の第５の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【図６】 本発明の第６の実施例によるメモリアクセス
方式の構成を示すブロック図である。
【符号の説明】
１０ 論理・制御回路 １１ リザベーションステーション １２ アドレスリオーダーバッファ ２０ メモリ ２２ ワード線 ２５ ラッチ回路 ３０ アドレスバス ３１〜３８ アドレス線 ４０ アドレス変化検知回路（ＡＴＤ回路） ５０ プログラムカウンタ ６０ バッファ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 論理・制御回路と、メモリと、該論理・
    制御回路及びメモリを接続するアドレスバスと、該アド
    レスバスを構成するアドレス線上に設けられたアドレス
    変化検知回路とを備え、 前記アドレス変化検知回路は、アドレス線を介して前記
    論理・制御回路から前記メモリへ送られるメモリアクセ
    ス信号のうち、前記メモリにおけるワード線の切り替え
    を伴うメモリアクセスを要求するメモリアクセス信号を
    検知して検知信号を出力し、 前記論理・制御回路は、前記アドレス変化検知回路から
    検知信号を入力して当該メモリアクセスが終了するまで
    動作を一時停止することを特徴とするメモリアクセス方
    式。
  2. 【請求項２】 前記アドレスバスが、該アドレスバスを
    構成するアドレス線のうちの一部を前記メモリにおける
    ワード線の切り替えを伴うメモリアクセスを要求するメ
    モリアクセス信号を送信する第１のアドレス線とし、残
    りのアドレス線をワード線の切り替えを行わないメモリ
    アクセスを要求するメモリアクセス信号を送信する第２
    のアドレス線とし、 前記アドレス変化検知回路が、前記アドレスバスを構成
    するアドレス線のうちの前記第１のアドレス線上に設け
    られて該第１のアドレス線を介して送信されるメモリア
    クセス信号を検知して前記検知信号を出力することを特
    徴とする請求項１に記載のメモリアクセス方式。
  3. 【請求項３】 前記論理・制御回路、メモリ、アドレス
    バス、及びアドレス変化検知回路を複数備え、各アドレ
    ス変化検知回路は検知信号をすべての論理・制御回路に
    送信することを特徴とする請求項１に記載のメモリアク
    セス方式。
  4. 【請求項４】 前記アドレスバス上に、前記アドレス変
    化検知回路からの検知信号を入力し、該検知信号入力後
    に発行されたメモリアクセス信号をプールするバッファ
    をさらに備えることを特徴とする請求項１に記載のメモ
    リアクセス方式。
  5. 【請求項５】 前記論理・制御回路、メモリ、アドレス
    バス、アドレス変化検知回路、及びヴバッファを複数備
    え、各アドレス変化検知回路は検知信号をすべての論理
    ・制御回路及びバッファに送信することを特徴とする請
    求項５に記載のメモリアクセス方式。
  6. 【請求項６】 前記論理・制御回路が、 前記メモリアクセス信号を蓄積するリザベーションステ
    ーションと、 前記リザベーションステーションに蓄積されたメモリア
    クセス信号の順番を変更して前記メモリにおけるワード
    線の切り替えを行わないメモリアクセスを要求するメモ
    リアクセス信号どうしをまとめるアドレスリオーダーバ
    ッファとを備える請求項１ないし請求項５に記載のメモ
    リアクセス方式。
  7. 【請求項７】 前記メモリが、前記ワード線上にラッチ
    回路を設けたことを特徴とする請求項１ないし請求項５
    に記載のメモリアクセス方式。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209388B2 (en) 2004-11-01 2007-04-24 Kabushiki Kaisha Toshiba Semiconductor memory device with MOS transistors each having floating gate and control gate
JP2012073865A (ja) * 2010-09-29 2012-04-12 Kyocera Mita Corp 情報処理装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088772A (en) * 1997-06-13 2000-07-11 Intel Corporation Method and apparatus for improving system performance when reordering commands
US6735139B2 (en) 2001-12-14 2004-05-11 Silicon Storage Technology, Inc. System and method for providing asynchronous SRAM functionality with a DRAM array
KR101520624B1 (ko) * 2008-12-31 2015-05-15 삼성전자주식회사 비트 맵 방식의 영상 인코딩/디코딩 방법 및 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6238953A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd 部分書込みアクセスを圧縮する主記憶装置
JPH01195552A (ja) * 1988-01-30 1989-08-07 Nec Home Electron Ltd メモリアクセス制御方式
JPH02141993A (ja) * 1988-11-21 1990-05-31 Toshiba Corp 半導体記憶装置
JPH07160570A (ja) * 1993-12-03 1995-06-23 Canon Inc 記憶制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4414664A (en) * 1981-02-23 1983-11-08 Genrad, Inc. Wait circuitry for interfacing between field maintenance processor and device specific adaptor circuit
JPS5894183A (ja) * 1981-12-01 1983-06-04 Ricoh Co Ltd メモリペ−ジングアドレス変換方式
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
KR0157901B1 (ko) * 1995-10-05 1998-12-15 문정환 출력 제어 회로를 포함하는 디램

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6238953A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd 部分書込みアクセスを圧縮する主記憶装置
JPH01195552A (ja) * 1988-01-30 1989-08-07 Nec Home Electron Ltd メモリアクセス制御方式
JPH02141993A (ja) * 1988-11-21 1990-05-31 Toshiba Corp 半導体記憶装置
JPH07160570A (ja) * 1993-12-03 1995-06-23 Canon Inc 記憶制御装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209388B2 (en) 2004-11-01 2007-04-24 Kabushiki Kaisha Toshiba Semiconductor memory device with MOS transistors each having floating gate and control gate
JP2012073865A (ja) * 2010-09-29 2012-04-12 Kyocera Mita Corp 情報処理装置

Also Published As

Publication number Publication date
KR970003200A (ko) 1997-01-28
KR100225728B1 (ko) 1999-10-15
US5845312A (en) 1998-12-01

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