JPH0543242U - 割込要求回路 - Google Patents

Abstract

(57)【要約】 【目的】 メタステーブルの影響の無い高信頼度で簡単
な回路構成の割込要求回路を提供することを目的とす
る。 【構成】 割込要求入力数に対応して複数個用意された
割込要求を記憶する割込要求フリップフロップと、この
割込要求フリップフロップの出力信号をメインシステム
から指令される割込要因リード信号によりラッチする割
込要因フリップフロップ回路と、この出力信号を上記割
込要因リード信号により、上記メインシステムのデータ
バスへ出力する割込要因出力バッファと、さらに割込要
因フリップフロップ回路の出力信号と割込要因リセット
信号を入力とし対応する上記割込要求フリップフロップ
のリセットを行うＡＮＤゲート回路と、上記各割込要求
フリップフロップ出力信号の論理和をとるＯＲゲート回
路と、このＯＲゲート回路出力信号と割込要因リセット
信号とを入力とし上記メインシステムへの割込要求信号
を出力するＡＮＤ回路とを備える。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、コンピュータ制御システムにおいて、メインシステムへの１個の 割込要求信号に対し複数個の割込要求入力を割り当てる割込要求回路に関するも のである。

【０００２】

【従来の技術】

図３は例えば特公昭62-46017号に示された従来の割込要求回路を示す図である 。図において1a乃至1nはハイ信号（以下、“Ｈ”と略す。）が有意の割込入力信 号、2a乃至2nは割込要求フリップフロップで、この出力は入力端子D1乃至Dnに入 力しロー信号（以下、“Ｌ”と略す。）が有意の割込要因リード信号４によりラ ッチし、さらに出力端子Q1乃至Qnよりそのラッチ割込要因を出力する割込要因ト ランスパーレントラッチ回路３に入力されている。 割込要因トランスパーレントラッチ回路３の出力は、割込要因リード信号４を インバータ５によって反転した反転リード信号と共に各リセットＮＡＮＤゲート 6a〜6nの入力となり、その出力はそれぞれの割込要求フリップフロップ2a〜2nの リセット端子へ入力されている。 ７は各割込要求フリップフロップ2a〜2nの出力の論理和をとり、その出力は割 込要因リード信号４とともにＡＮＤゲート８に入力されその出力はメインシステ ム（図示せず）への“Ｈ”有意の割込要求信号９になっている。 10は割込要因リード信号４により制御され、割込要因トランスパーレントラッ チ回路３の出力を割込要因信号11としてデータバスへ出力する“Ｈ”有意の割込 要因出力バッファである。

【０００３】 次に動作について説明する。 全割込要求フリップフロップ2a〜2nは初期設定時リセットされているものとす る。 まず、割込入力信号1aが“Ｈ”状態で有意となると割込要求フリップフロップ 2aに記憶され、その出力Ｑが“Ｈ”状態となる。複数の割込要求フリップフロッ プ2a乃至2nのうち、少なくとも１個の割込要求フリップフロップ、例えば割込要 求フリップフロップ2aの出力Ｑが“Ｈ”状態となると、ＯＲゲート回路７の出力 が“Ｈ”状態となる。 この時、割込要因リード信号４が“Ｈ”状態で無意であれば即時に、また、割 込要因リード信号４が“Ｌ”状態で有意ならば“Ｈ”状態の無意になるのを待っ て、図示しないメインシステムの中央処理装置（以下、ＣＰＵと略す。）に対す る割込要求信号９を“Ｈ”状態で有意とし、割込要因トランスパーレントラッチ 回路３の該当する出力Ｑを“Ｈ”状態で有意とする。このＣＰＵが割込要求信号 ９を受け付けて、割込処理を行うために、割込要因リード信号４を“Ｌ”状態で 有意にし、割込要因の読み込みを行うと、割込要求信号９は無意となり、割込要 因トランスパーレントラッチ回路３は、それまでに入力された割込要因をラッチ し、そのラッチされた“Ｈ”状態で有意の割込要因に対する割込要求フリップ2a 乃至2nをリセットする。 また、ラッチされた割込要因信号11は、割込要因出力バッファ10からデータバ スを介してＣＰＵへ渡される。 そして、割込要因リード信号４が“Ｌ”状態で有意中に発生した割込入力信号 1a乃至1nに対応する割込要求信号９は割込要因リード信号４が無意となった時点 で“Ｈ”状態となり再び有意となる。一般にＣＰＵの割込要求信号は有意レベル への変化エッジを検出しているのでこの動作によりＣＰＵは割込を受け付ける。 この様にして、複数の割込入力を１本のメインシステムへの割込要求信号９だけ で処理するようにしていた。

【０００４】

【考案が解決しようとする課題】

従来の割込要求回路は以上のように構成されているので、例えば図４に示すよ うに割込入力信号1aが“Ｈ”状態で有意になったことによりＣＰＵへの割込要求 信号９が有意になり、ＣＰＵが割込要因リード信号４を“Ｌ”状態にして割込要 因をリードしにきたタイミングとほぼ同時に別の割込入力信号1bが“Ｈ”状態で 有意になったとき割込要因トランスパーレントラッチ３のセットアップ時間が割 込要求フリップフロップ1b出力信号に対して満足されず割込要因トランスパーレ ントラッチ３の出力Q2がメタステーブル状態になる。 一般に、メタステーブル状態は、ＣＰＵの読込時間より短い時間で終わるため 、この状態になると出力Q2は短時間不定となり、割込要求フリップフロップ1bは リセットされるがＣＰＵが読み込んだ割り込み要因には割込入力信号1bの要因は 含まれない現象となる。即ち、割込入力信号1bの要因はＣＰＵで処理されないこ とになると言う問題があった。

【０００５】 この考案は上記のような問題を解決するためになされたものであり、従来と同 規模の回路構成で、メタステーブルが発生してもシステム動作には影響を与えな い高信頼度の割込要求回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】

この考案に係る割込要求回路の一つは割込要求入力数に対応して複数個用意さ れた割込要求を記憶する割込要求フリップフロップの出力信号をメインシステム から指令される割込要因リード信号によりラッチする割込要因フリップフロップ 回路と、この割込要因フリップフロップ回路の出力信号を上記割込要因リード信 号により、上記メインシステムのデータバスへ出力する割込要因出力バッファと 、さらに上記割込要因フリップフロップ回路の出力信号と割込要因リセット信号 を入力とし対応する上記割込要求フリップフロップのリセットを行うＡＮＤゲー ト回路と、上記各割込要求フリップフロップ出力信号の論理和をとるＯＲゲート 回路と、このＯＲゲート回路出力信号と上記割込要因リセット信号とを入力とし 、上記メインシステムへの割込要求信号を出力するＡＮＤ回路とを備えて、割込 要求フリップフロップのリセットをＣＰＵからの割込要因リセット信号により一 括で行う手段を設けたものである。 この考案に係る割込要求回路のもう一つは割込要求入力数に対応して複数個用 意された割込要求を記憶する割込要求フリップフロップの出力信号をメインシス テムから指令される割込要因リード信号によりラッチする割込要因フリップフロ ップ回路と、この割込要因フリップフロップ回路の出力信号を上記割込要因リー ド信号により、上記メインシステムのデータバスへ出力する割込要因出力バッフ ァと、さらに各割込要因毎リセット信号を対応する上記割込要求フリップフロッ プのリセット信号とし、さらに、上記各割込要因フリップフロップ出力信号の論 理和をとるＯＲゲート回路と、このＯＲゲート回路出力信号と多重割込検出信号 とを入力とし上記メインシステムへの割込要求信号を出力するＡＮＤ回路とを備 え、割込要求フリップフロップのリセットをＣＰＵからの各割込要因毎のリセッ ト信号により個別に行う手段と多重割込を検出する手段を設けたものである。

【０００７】

【作用】

この考案における割込要求回路は、割込要求フリップフロップのリセットを割 込要因リード信号とは独立の割込要因リセット信号により行われ、割込要因フリ ップフロップのメタステーブルが発生しても割込要因が消えること無く、次の割 込要求でメタステーブルの原因となった割込入力も確実にＣＰＵに伝わる。

【０００８】

【実施例】

実施例１． 以下、この考案の実施例１を図１に基づいて説明する。なお、図１において、 図３と同一部分には同一符号を付してあり、20は割込要求フリップフロップ2a乃 至2nの各出力信号を入力端子D1乃至Dnに入力し割込要因リード信号４をインバー タ回路21で反転した信号でラッチし、さらに出力端子Q1乃至Qnよりそのラッチし た割込要因を出力する割込要因フリップフロップである。 22はＯＲゲート回路７の出力と、“Ｌ”状態にて有意となる割込要因リセット 信号23を入力とし、割込要求信号９を出力する割込要求ＡＮＤゲートである。 24ａ乃至24ｎは、割込要因フリップフロップ20の出力Q1乃至Qnと、“Ｌ”状態 にて有意となる割込要因リセット信号23をインバータ回路25で反転した信号を入 力とし、その出力を割込要求フリップフロップ2a〜2nのリセット信号とするＮＡ ＮＤゲート回路である。

【０００９】 次に動作について説明する。 まず、全割込要求フリップフロップ2a〜2nは初期設定時リセットされているも のとする。 まず、割込入力信号1aが“Ｈ”状態で有意となると割込要求フリップフロップ 2aに記憶され、その出力Ｑが“Ｈ”状態となる。複数の割込要求フリップフロッ プ2a乃至2nのうち、少なくとも１個の割込要求フリップフロップ、例えば割込要 求フリップフロップ2aの出力Ｑが“Ｈ”状態となると、ＯＲゲート回路７の出力 が“Ｈ”状態となる。 この時、割込要因リセット信号23が“Ｈ”状態で無意であれば即時に、また、 割込要因リセット信号23が“Ｌ”状態で有意ならば“Ｈ”状態の無意になるのを 待って、図示しないＣＰＵに対する割込要求信号９を“Ｈ”状態で有意とする。 ＣＰＵがこの割込要求信号９を受け付けて、割込処理を行うために、割込要因リ ード信号４を“Ｌ”状態で有意にすると、割込要因リード信号４の立ち下がりで 、割込要因フリップフロップ回路20は割込要求フリップフロップ2a乃至2nの各出 力信号をラッチし該当する出力Ｑを“Ｈ”状態で有意とする。また、ラッチされ た割込要因信号11は、割込要因出力バッファ10からデータバスを介してＣＰＵへ 渡される。 ＣＰＵは読み込んだ割込要因に対する処理を完了すると割込要因リセット信号 23を“Ｌ”状態の有意にし、ＣＰＵが読み込んだとき有意であった割込要因に対 応する割込要求フリップフロップ2a乃至2nのみがリセットされる。 そして、ＣＰＵが割込要因リード信号４を“Ｌ”状態で有意にし割込処理完了 により割込要因リセット信号23を“Ｌ”状態の有意にした間に新たに発生した割 込要因があれば割込要因リセット信号23が無意になった時点で割込要求信号９は 再び“Ｈ”状態となり有意となる（即ち、有意レベルへ変化するエッジが発生す る）。

【００１０】 実施例２． なお、上記実施例１では、割込要因リセット信号23によりＣＰＵが割込要因を 読み込んだとき有意であった割込要因に対応する割込要求フリップフロップ2a〜 2nを一括でリセットする場合について述べたが、図２に示すように、各割込要因 別の“Ｌ”状態で有意となる割込要因リセット信号26ａ〜26ｎにより、ＣＰＵは 割込処理した要因に対する割込要因リセット信号26ａ〜26ｎのみ“Ｌ”状態にし 割込要求フリップフロップ2a〜2nを個別にリセットし、さらに、“Ｌ”状態にて 有意となる多重割込検出信号27と各割込要求フリップフロップ2a〜2nのＱ信号の 論理和をとるＯＲゲート回路７の出力信号を入力とし、出力をＣＰＵへの割込要 求信号９としたＡＮＤゲート回路28を備え、ＣＰＵが割込要求フリップフロップ 2a〜2nを個別にリセットした後、ＣＰＵが割込処理中に有意になった要因やその 割込処理で処理しなかった割込要因での割込要求をＣＰＵに対し発生させるため 、多重割込検出信号27を“Ｌ”状態の有意とし、割込処理中に有意になった要因 やその割込処理で処理しなかった割込要因がある場合、割込要求信号９は一旦、 多重割込検出信号27の作用により“Ｌ”状態の無意になり多重割込検出信号27が “Ｈ”状態の無意に戻ることにより、再び“Ｈ”状態の有意に戻る。即ち、ＣＰ Ｕに対する割込要求にエッジが発生する。 なお、図２において図３と同一部分には同一符号を付している。 また、実施例２では割込要因をラッチする回路をフリップフロップで構成した が、トランスパーレントラッチで構成し、インバータ回路21を除いた回路にして も実施例２と同様な効果を奏する。

【００１１】

【考案の効果】

以上のように、この考案によれば、割込要因リードした後、メタステーブルが 収まった時間を十分経過した後、割込要因リセットを行うようにしたので、割込 要因リードの開始時に割込要因フリップフロップ回路でメタステーブルが発生し ても、ＣＰＵが認識しない割込要因に対して割込要求フリップフロップだけがリ セットされるようなことはなく、高信頼度の割込要求回路が得られる。 また、特許請求第２項の考案によれば、上記効果の他、割込要因リセットと多 重割込検出の手段を分けたので、割込要因リード時に有意になっていた割込要因 全てを１回の割込処理で行う必要はなく、１回の割込では１つの要因の処理のみ 行い、処理の最後に多重割込検出を行うことにより、全ての割込要因に対する処 理が終わるまで繰り返しＣＰＵに対する割込が自動的に発生するようになるので 、割込処理プログラムの構成が簡単になる効果がある。

【図面の簡単な説明】

【図１】この考案の実施例１の割込要求回路を示す回路
図。

【図２】この考案の実施例２の割込要求回路を示す回路
図。

【図３】従来の割込要求回路を示す回路図。

【図４】従来の割込要求回路の問題点を示すタイムチャ
ート。

【符号の説明】

1a〜1n 割込要求入力信号 2a〜2n 割込要求フリップフロップ ４ 割込要因リード信号 ７ ＯＲゲート回路 ９ 割込要求信号 10 割込要因出力バッファ 11 割込要因信号 20 割込要因フリップフロップ 24 リセットＮＡＮＤゲート回路 26ａ〜26ｎ 割込要因毎リセット信号 27 多重割込検出信号 28 多重割込検出用ＡＮＤゲート回路

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 割込要求入力数に対応して複数個用意さ
   れた割込要求を記憶する割込要求フリップフロップと、
   この割込要求フリップフロップの出力信号をメインシス
   テムから指令される割込要因リード信号によりラッチす
   る割込要因フリップフロップ回路と、この割込要因フリ
   ップフロップ回路の出力信号を上記割込要因リード信号
   により、上記メインシステムのデータバスへ出力する割
   込要因出力バッファと、さらに上記割込要因フリップフ
   ロップ回路の出力信号と割込要因リセット信号を入力と
   し対応する上記割込要求フリップフロップのリセットを
   行うＡＮＤゲート回路と、上記各割込要求フリップフロ
   ップ出力信号の論理和をとるＯＲゲート回路と、このＯ
   Ｒゲート回路出力信号と上記割込要因リセット信号とを
   入力とし、上記メインシステムへの割込要求信号を出力
   するＡＮＤ回路とを備えてなる割込要求回路。
2. 【請求項２】 割込要求入力数に対応して複数個用意さ
   れた割込要求を記憶する割込要求フリップフロップと、
   この割込要求フリップフロップの出力信号をメインシス
   テムから指令される割込要因リード信号によりラッチす
   る割込要因フリップフロップ回路と、この割込要因フリ
   ップフロップ回路の出力信号を上記割込要因リード信号
   により、上記メインシステムのデータバスへ出力する割
   込要因出力バッファと、さらに各割込要因毎リセット信
   号を対応する上記割込要求フリップフロップのリセット
   信号とし、さらに、上記各割込要因フリップフロップ出
   力信号の論理和をとるＯＲゲート回路と、このＯＲゲー
   ト回路出力信号と多重割込検出信号とを入力とし上記メ
   インシステムへの割込要求信号を出力するＡＮＤ回路と
   を備えてなる割込要求回路。