JPH0543641U - デイジタル変調用ｉｑ信号発生器 - Google Patents

Abstract

(57)【要約】 【目的】 原理的に発生方式の異なる変調方式を同一の
回路構成で発生させることが可能なディジタル変調用Ｉ
Ｑ信号発生器を実現することにある。 【構成】 記憶素子にあらかじめ格納されている波形デ
ータからデータを順次呼び出してＩ信号及びＱ信号を発
生させるディジタル変調用ＩＱ信号発生器において、タ
イミング信号発生器と、タイミング信号発生器と入力デ
ータをシフトレジスタに接続し、シフトレジスタとタイ
ミング信号発生器及び１または複数の記憶素子の出力を
ラッチに接続し、タイミング信号発生器をアドレスカウ
ンタに接続し、アドレスカウンタと前記ラッチの出力を
アドレスとして１または複数の記憶素子に接続する。複
数の記憶素子を用いる時は記憶素子の選択回路をシフト
レジスタと複数の記憶素子の間に接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ディジタル移動体通信において利用される各ディジタル変調方式の 変調信号発生器に関し、特に入力ディジタル・データ列から直交変調器に加える ためのＩＱ信号をディジタル的に発生させる装置に関する。

【０００２】

【従来の技術】

ディジタル移動体通信に用いるディジタル変調方式には、日米等で用いられて いる”π／４シフトＱＰＳＫ(Quadri Phase Shift Keying)”等の線形変調と、 欧州等で用いられている”ＧＭＳＫ(Gaussian-filtered Minimum Shift Keying) ”等の周波数／位相変調が多く用いられている。それぞれの変調方式の一例を図 ５（Ａ）及び（Ｂ）に示す。図５において１は位相計算ＩＱ信号発生器、２ａ、 ２ｂ及び３はディジタルフィルタ、４は位相計算器、５はＩＱ信号発生器である 。入力データ列１００及び１００ａはそれぞれ図５（Ａ）及び（Ｂ）に示す変調 器によってＩ(Inphase)信号１０１、１０１ａ、Ｑ(Quadrature)信号１０２、１ ０２ａに変調される。これらＩ信号及びＱ信号１０１、１０１ａ、１０２、１０ ２ａはディジタル信号であるのでＤ／Ａ変換器によってアナログ信号に変換し、 これらアナログ信号によりキャリアを直交変調して目的の変調信号を得る。また 、図６は周波数／位相変調方式の別の一例を示す。入力データ列１００ｂはラッ チ８ｂによりラッチされ、その出力はアドレスカウンタ１０ｂの出力と共にＲＯ Ｍ６のアドレス入力となる。ＲＯＭ６の出力はさらに加算器等で処理されたのち 、ＲＯＭ６ａ、６ｂのアドレス入力となる。ＲＯＭ６ａ、６ｂの出力はＤ／Ａ変 換等されて直交変調器に入力される。

【０００３】

【考案が解決しようとする課題】

しかし、π／４シフトＱＰＳＫ及びＧＭＳＫのそれぞれの変調方式は変調波形 の発生方式が原理的に全く異なっているため両方の方式に対応した機器を実現し ようとした場合、共通化できる部分が少ないため各変調方式に対応する回路を個 々に備えねばならず、回路規模が増大し、コストが上昇する。このため、両方の 方式に対応した機器は各方式の専用機に対して利点がないといった問題があった 。 従って本考案の目的は、原理的に発生方式の異なる変調方式を同一の回路構成 で発生させることが可能なディジタル変調用ＩＱ信号発生器を実現することにあ る。

【０００４】

【課題を解決するための手段】

このような目的を達成するために、本考案の第１は、 記憶素子にあらかじめ格納されている波形データからデータを順次呼び出してＩ 信号及びＱ信号を発生させるディジタル変調用ＩＱ信号発生器において、 タイミング信号発生器と、 ディジタル・データ列をデータ入力とするシフトレジスタと、 このシフトレジスタの出力を入力の一部とするラッチと、 前記タイミング信号発生器の出力をクロック入力とするアドレスカウンタと、 このアドレスカウンタと前記ラッチの出力をアドレス入力とし、出力の一部が 前記ラッチの入力の他の一部となる記憶素子と を備えたことを特徴とするものである。 本考案の第２は、 記憶素子にあらかじめ格納されている波形データからデータを順次呼び出して Ｉ信号及びＱ信号を発生させるディジタル変調用ＩＱ信号発生器において、 タイミング信号発生器と、 ディジタル・データ列をデータ入力とするシフトレジスタと、 このシフトレジスタの出力を入力の一部とするラッチと、 前記タイミング信号発生器の出力をクロック入力とするアドレスカウンタと、 前記シフトレジスタの出力が接続される選択回路と、 前記アドレスカウンタと前記ラッチの出力をアドレス入力とし、出力の一部が 前記ラッチの入力の他の一部となり、前記選択回路の出力で選択される複数の記 憶素子と を備えたことを特徴とするものである。

【０００５】

【作用】

シフトレジスタによって得ることのできる全てのビットパターンによって記憶 素子内を複数のエリアに分割し、各々のエリアに対して異なる変調方式のデータ を格納し、タイミング信号毎に増加するアドレスカウンタの出力によって波形を 発生させることにより、その変調方式の発生原理によらず同一の回路構成によっ て各変調信号が発生される。

【０００６】

【実施例】

以下本考案を図面を用いて詳細に説明する。図１は本考案に係るディジタル変 調用ＩＱ信号発生器の一実施例を示す構成図である。図１においてシフトレジス タ７の出力はラッチ８に接続され、ラッチ８の出力及びアドレスカウンタ１０の 出力はアドレスとして記憶素子９に接続される。記憶素子９の出力はディジタル ＩＱ信号１０７として出力される。また、記憶素子９の出力の一部はラッチ８を 介して記憶素子９の入力に帰還される。タイミング発生器１１はタイミング信号 １０４、１０５及び１０６を発生させる。タイミング信号１０４はラッチ８及び アドレスカウンタ１０に、タイミング信号１０５はアドレスカウンタ１０に、タ イミング信号１０６はシフトレジスタ７のクロック入力にそれぞれ入力される。

【０００７】 図１に示した実施例の動作を図２のタイミング図を用いて説明する。タイミン グ信号１０６毎に入力されるシリアル入力データ１０３は、ラッチ８によりタイ ミング信号１０４毎にまとめられてパラレルデータとして記憶素子９のアドレス の一部とされる。タイミング信号１０５毎に増加するアドレスカウンタ１０の出 力もまたアドレスの一部として記憶素子９に入力される。ここで、アドレスカウ ンタ１０はタイミング信号１０４によってリセットされる。ラッチ８及びアドレ スカウンタ１０の出力によって指定されたアドレスのデータがタイミング信号１ ０５毎にディジタルＩＱ信号１０７として記憶素子９より出力される。 従って、シフトレジスタ７によって得ることのできる全てのビットパターン（ アドレス）に応じて記憶素子９内を複数のエリアに割り当て、この割り当てたエ リアに各変調方式によって計算したデータを書き込む。そして、シフトレジスタ ７の出力により各変調方式を選択し、アドレスカウンタ１０をタイミング信号１ ０５毎に増加させて選択した変調方式のデータを読み出すことにより、発生原理 に係わりなく共通の回路構成により様々な変調方式の波形を発生させることがで きる。

【０００８】 但し、π／４シフトＱＰＳＫやＧＭＳＫ等の変調方式においては、出力する波 形は入力データのビットパターンのみでは決まらず、直前の出力波形との差分と して次の波形が定義される。このため、記憶素子９の出力の一部はラッチ８を介 して記憶素子９の入力に帰還することによりこの差分を制御する。

【０００９】 なお、図１における記憶素子９は、その容量がシフトレジスタ７の出力ビット 長に依存するため、シフトレジスタ７の出力ビット長を長く設定しようとすると 記憶容量が大きくなりすぎ実現できなくなることも考えられる。この場合、記憶 素子９を図３に示す構成に置き換えることにより解決できる。図３の記憶素子回 路９ａにおいて１２はアドレス圧縮器、１４は記憶素子、１３はデータ変換器で ある。ここでは、記憶素子から直接データの入出力をするのではなく、例えば符 号の反転、Ｉ信号とＱ信号の交換等を制御することにより、記憶素子１４内の共 通なデータを異なったアドレス入力に対して割り振る。従って、記憶素子の有効 利用が図れ、記憶容量の増大を防ぐことができる。 また、図４は本考案に係るディジタル変調用ＩＱ信号発生器の第２の実施例で 、図１における記憶素子９を複数の記憶素子に分割し小さな記憶容量の記憶素子 により構成したものを示す構成ブロック図である。図４においてシフトレジスタ ７ａ、ラッチ８ａ、アドレスカウンタ１０ａ、タイミング発生器１１ａ、シリア ル入力データ１０３ａ及びタイミング信号１０４ａから１０６ａは図１の場合と 同様である。図１における記憶素子９の代わりに複数の記憶素子９ｂ、９ｃ及び ９ｄに分割し、それぞれの記憶素子に異なる変調方式のデータを格納する。図４ の場合、複数の記憶素子９ｂ、９ｃ及び９ｄを選択する記憶素子選択回路１５が 付加される。さらに、複数の記憶素子９ｂ、９ｃ及び９ｄをＩ信号及びＱ信号毎 に分けることも可能である。従って、小さな記憶容量の記憶素子により構成され るので、ＩＣソケット等により記憶素子の追加を可能としておけば、別の変調方 式のデータを格納した記憶素子を追加することにより容易に対応可能変調方式の 増加、変更等ができる。

【００１０】

【考案の効果】

以上説明したことから明らかなように、本考案によれば次のような効果がある 。 シフトレジスタ７によって得ることのできる全てのビットパターン（アドレス ）によって記憶素子９内を複数のエリアに分割し、各々のエリアに対して異なる 変調方式のデータを格納し、タイミング信号１０５毎に増加するアドレスカウン タ１０の出力によって波形を発生させることにより、その変調方式の発生原理に 拘らず同一の回路構成によって各変調信号を発生することができる。このことに より、機器の汎用性、小型化、低価格化等が実現できる。

【図面の簡単な説明】

【図１】本考案に係るディジタル変調用ＩＱ信号発生器
の第１の実施例を示す構成ブロック図である。

【図２】図１の発生器の動作を示すタイミング図であ
る。

【図３】図１の発生器の記憶素子部の具体例を示す部分
構成図である。

【図４】ディジタル変調用ＩＱ信号発生器の第２の実施
例を示す構成図である。

【図５】従来のディジタル変調用ＩＱ信号発生器の一例
を示す構成図である。

【図６】従来のディジタル変調用ＩＱ信号発生器の他の
一例を示す構成図である。

【符号の説明】

１ 位相計算ＩＱ信号発生器 ２，３ ディジタルフィルタ ４ 位相計算器 ５ ＩＱ信号発生器 ６ ＲＯＭ ７ シフトレジスタ ８ ラッチ ９，１４ 記憶素子 １０ アドレスカウンタ １１ タイミング発生器 １２ アドレス圧縮器 １３ データ変換器 １５ 記憶素子選択回路 １００，１０３ 入力データ １０１ Ｉ信号 １０２ Ｑ信号 １０４，１０５，１０６ タイミング信号 １０７ Ｉ／Ｑ信号 １０８ 直交変調器

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【手続補正書】

【提出日】平成３年１１月６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】記憶素子にあらかじめ格納されている波形
   データからデータを順次呼び出してＩ信号及びＱ信号を
   発生させるディジタル変調用ＩＱ信号発生器において、 タイミング信号発生器と、 ディジタル・データ列をデータ入力とするシフトレジス
   タと、 このシフトレジスタの出力を入力の一部とするラッチ
   と、 前記タイミング信号発生器の出力をクロック入力とする
   アドレスカウンタと、 このアドレスカウンタと前記ラッチの出力をアドレス入
   力とし、出力の一部が前記ラッチの入力の他の一部とな
   る記憶素子とを備えたことを特徴とするディジタル変調
   用ＩＱ信号発生器。
2. 【請求項２】記憶素子にあらかじめ格納されている波形
   データからデータを順次呼び出してＩ信号及びＱ信号を
   発生させるディジタル変調用ＩＱ信号発生器において、 タイミング信号発生器と、 ディジタル・データ列をデータ入力とするシフトレジス
   タと、 このシフトレジスタの出力を入力の一部とするラッチ
   と、 前記タイミング信号発生器の出力をクロック入力とする
   アドレスカウンタと、 前記シフトレジスタの出力が接続される選択回路と、 前記アドレスカウンタと前記ラッチの出力をアドレス入
   力とし、出力の一部が前記ラッチの入力の他の一部とな
   り、前記選択回路の出力で選択される複数の記憶素子と
   を備えたことを特徴とするディジタル変調用ＩＱ信号発
   生器。