JPH0544204B2 - - Google Patents
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- JPH0544204B2 JPH0544204B2 JP12780484A JP12780484A JPH0544204B2 JP H0544204 B2 JPH0544204 B2 JP H0544204B2 JP 12780484 A JP12780484 A JP 12780484A JP 12780484 A JP12780484 A JP 12780484A JP H0544204 B2 JPH0544204 B2 JP H0544204B2
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- Japan
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- output
- circuit
- circuits
- signal
- rotary encoder
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は閉ループ制御による位置決め機構に係
り、特に位置検出器として用いられるロータリエ
ンコーダの信号検出回路に関する。
り、特に位置検出器として用いられるロータリエ
ンコーダの信号検出回路に関する。
高い寸法精度を必要とする各種自動加工装置や
各種自動組立装置は、一般に閉ループ制御による
位置決め機構を具えており、閉ループ制御による
位置決め機構は台や腕等の移動部と、該移動部を
移動させるモータと、移動部の移動量に比例して
回転するロータリエンコーダと、ロータリエンコ
ーダの出力信号を検出する信号検出回路と、ロー
タリエンコーダの出力信号と設定値を比較し前記
モータにフイードバツクする制御回路で構成され
ている。
各種自動組立装置は、一般に閉ループ制御による
位置決め機構を具えており、閉ループ制御による
位置決め機構は台や腕等の移動部と、該移動部を
移動させるモータと、移動部の移動量に比例して
回転するロータリエンコーダと、ロータリエンコ
ーダの出力信号を検出する信号検出回路と、ロー
タリエンコーダの出力信号と設定値を比較し前記
モータにフイードバツクする制御回路で構成され
ている。
かかる位置決め機構において位置決め精度を向
上させるためには、構成部品の加工精度やモータ
の送り精度の向上は重要な課題であるが、それに
も況して移動量を検出するロータリエンコーダの
分解能の向上は重要な課題である。しかし分解能
の高いロータリエンコーダは高価であり、一般的
な分解能を有する安価なロータリエンコーダを用
いて位置決め精度を向上させる方法の検討が進め
られている。
上させるためには、構成部品の加工精度やモータ
の送り精度の向上は重要な課題であるが、それに
も況して移動量を検出するロータリエンコーダの
分解能の向上は重要な課題である。しかし分解能
の高いロータリエンコーダは高価であり、一般的
な分解能を有する安価なロータリエンコーダを用
いて位置決め精度を向上させる方法の検討が進め
られている。
第２図は従来のロータリエンコーダの出力信号
を検出する信号検出回路の一例で、第２図ａは信
号検出回路の構成例、第２図ｂはロータリエンコ
ーダが時計方向に回転する場合のタイムチヤー
ト、第２図ｃはロータリエンコーダが反時計方向
に回転する場合のタイムチヤートである。
を検出する信号検出回路の一例で、第２図ａは信
号検出回路の構成例、第２図ｂはロータリエンコ
ーダが時計方向に回転する場合のタイムチヤー
ト、第２図ｃはロータリエンコーダが反時計方向
に回転する場合のタイムチヤートである。
ロータリエンコーダは通常デユーテイ50％のＡ
波と、Ａ波に対し位相が90度ずれた同じくデユー
テイ50％のＢ波を出力するように構成されてお
り、この出力信号を検出する信号検出回路は第２
図ａに示す如く、Ａ波の立ち上がりで１個のパル
スを発生するワンシヨツトマルチ１と、Ａ波の立
ち下がりで１個のパルスを発生するワンシヨツト
マルチ２と、ワンシヨツトマルチ１および２の出
力とＢ波の論理積をとる論理積回路３および４で
構成される。
波と、Ａ波に対し位相が90度ずれた同じくデユー
テイ50％のＢ波を出力するように構成されてお
り、この出力信号を検出する信号検出回路は第２
図ａに示す如く、Ａ波の立ち上がりで１個のパル
スを発生するワンシヨツトマルチ１と、Ａ波の立
ち下がりで１個のパルスを発生するワンシヨツト
マルチ２と、ワンシヨツトマルチ１および２の出
力とＢ波の論理積をとる論理積回路３および４で
構成される。
かかる信号検出回路の出力波形は例えばロータ
リエンコーダが時計方向に回転すると第２図ｂに
示す如く、Ａ波の立ち下がり時に論理積回路４の
出力端子に１個のパルス信号が発生する。またロ
ータリエンコーダが反時計方向に回転すると第２
図ｃに示す如く、Ａ波の立ち上がり時に論理積回
路３の出力端子に１個のパルス信号が発生する。
リエンコーダが時計方向に回転すると第２図ｂに
示す如く、Ａ波の立ち下がり時に論理積回路４の
出力端子に１個のパルス信号が発生する。またロ
ータリエンコーダが反時計方向に回転すると第２
図ｃに示す如く、Ａ波の立ち上がり時に論理積回
路３の出力端子に１個のパルス信号が発生する。
したがつて論理積回路３および４の出力端子に
おけるパルスを計数することにより、エンコーダ
の回転数と回転方向を同時に検出することができ
る。
おけるパルスを計数することにより、エンコーダ
の回転数と回転方向を同時に検出することができ
る。
従来のロータリエンコーダの出力信号を検出す
る信号検出回路は第２図に示す如く、ロータリエ
ンコーダの出力信号１個に対し１個のパルスを発
生するように構成されており、ロータリエンコー
ダの分解能と位置検出の分解能が等しくなつてい
る。かかる信号検出回路において位置検出の分解
能を高精度化するには、ロータリエンコーダの分
解能を高精度化する必要があり高価になるという
問題がある。
る信号検出回路は第２図に示す如く、ロータリエ
ンコーダの出力信号１個に対し１個のパルスを発
生するように構成されており、ロータリエンコー
ダの分解能と位置検出の分解能が等しくなつてい
る。かかる信号検出回路において位置検出の分解
能を高精度化するには、ロータリエンコーダの分
解能を高精度化する必要があり高価になるという
問題がある。
上記問題点は基準クロツク信号発生源と、ロー
タリエンコーダから出力される二つの信号が前記
基準クロツク信号発生源からの基準クロツク信号
でシフトして入力される一対の４段直列接続の
FF回路と、３段目までのFF回路の全ての出力信
号と、４段目のFF回路の逆出力信号とを入力し
て二つの入力信号の立上がりと立下がりに応じた
それぞれ１個ずつのパルスを発生する論理積回路
と、該論理積回路により発生するパルスを方向性
に応じた２倍又は４倍の出力信号パルスとして発
生するゲート回路とを有することを特徴とするエ
ンコーダ信号検出回路によつて解決される。
タリエンコーダから出力される二つの信号が前記
基準クロツク信号発生源からの基準クロツク信号
でシフトして入力される一対の４段直列接続の
FF回路と、３段目までのFF回路の全ての出力信
号と、４段目のFF回路の逆出力信号とを入力し
て二つの入力信号の立上がりと立下がりに応じた
それぞれ１個ずつのパルスを発生する論理積回路
と、該論理積回路により発生するパルスを方向性
に応じた２倍又は４倍の出力信号パルスとして発
生するゲート回路とを有することを特徴とするエ
ンコーダ信号検出回路によつて解決される。
エンコーダ信号検出回路をロータリエンコーダ
から出力される二つの信号をそれぞれ複数段の
FF回路に入力し、各FF回路の出力信号の論理積
をとつて形成された信号が、ゲート回路を通過す
る間に時計方向にもまた反時計方向にも、元の信
号数の２倍、または４倍の信号を出力できるよう
構成することにより、ロータリエンコーダの分解
能を高精度化することなく、位置検出の分解能を
高精度化することができ、安価で精度の高い位置
決め機構を提供することができる。
から出力される二つの信号をそれぞれ複数段の
FF回路に入力し、各FF回路の出力信号の論理積
をとつて形成された信号が、ゲート回路を通過す
る間に時計方向にもまた反時計方向にも、元の信
号数の２倍、または４倍の信号を出力できるよう
構成することにより、ロータリエンコーダの分解
能を高精度化することなく、位置検出の分解能を
高精度化することができ、安価で精度の高い位置
決め機構を提供することができる。
以下添付図により本発明の実施例を説明する。
第１図はロータリエンコーダから出力される二つ
の信号をそれぞれ４段のFF回路に入力した、本
発明になエンコーダ信号検出回路の実施例で、第
１図ａはエンコーダ信号検出回路の回路構成例、
第１図ｂはロータリエンコーダが時計方向に回転
する場合のタイムチヤート、第１図ｃはロータリ
エンコーダが反時計方向に回転する場合のタイム
チヤート、第１図ｄは耐ノイズ性を説明するため
のタイムチヤートである。
第１図はロータリエンコーダから出力される二つ
の信号をそれぞれ４段のFF回路に入力した、本
発明になエンコーダ信号検出回路の実施例で、第
１図ａはエンコーダ信号検出回路の回路構成例、
第１図ｂはロータリエンコーダが時計方向に回転
する場合のタイムチヤート、第１図ｃはロータリ
エンコーダが反時計方向に回転する場合のタイム
チヤート、第１図ｄは耐ノイズ性を説明するため
のタイムチヤートである。
第１図ａにおいて１０は基準クロツク発生源、
１１Ａ，１２Ａ，１３Ａ，１４Ａはロータリエン
コーダから出力されるＡ波により作動するFF回
路、１５Ａ，１６ＡはそれぞれＡ波の立上がり、
立下がりに対応して１個のパルスを発生する論理
積回路、１１Ｂ，１２Ｂ，１３Ｂ，１４Ｂはロー
タリエンコーダから出力されるＢ波により作動す
るFF回路、１５Ｂ，１６ＢはそれぞれＢ波の立
上がり、立下がりに対応して１個のパルスを発生
する論理積回路である。
１１Ａ，１２Ａ，１３Ａ，１４Ａはロータリエン
コーダから出力されるＡ波により作動するFF回
路、１５Ａ，１６ＡはそれぞれＡ波の立上がり、
立下がりに対応して１個のパルスを発生する論理
積回路、１１Ｂ，１２Ｂ，１３Ｂ，１４Ｂはロー
タリエンコーダから出力されるＢ波により作動す
るFF回路、１５Ｂ，１６ＢはそれぞれＢ波の立
上がり、立下がりに対応して１個のパルスを発生
する論理積回路である。
例えばロータリエンコーダが時計方向に回転す
る場合は第１図ｂのタイムチヤートに示す如く、
Ａ波が立上がるとFF回路１１Ａの出力波形A1が
立上がり、１クロツク遅れてFF回路１２Ａの出
力波形A2が立上がり、更に１クロツク遅れてFF
回路１３Ａの出力波形A3が立上がる。なおFF回
路１４Ａの出力波形A4は逆位相で取り出されて
おり、それ等の出力波形は論理積回路１５Ａに入
力されているために、FF回路１３Ａの出力波形
A3が立上がると論理積回路１５Ａの出力波形P1
が立上がる。しかし１クロツク遅れてFF回路１
４Ａの出力波形A4が立下がるために、論理積回
路１５Ａの出力波形P1は立下がる。即ちロータ
リエンコーダから出力されるＡ波の立上がりに対
応して１個のパルスを発生する。
る場合は第１図ｂのタイムチヤートに示す如く、
Ａ波が立上がるとFF回路１１Ａの出力波形A1が
立上がり、１クロツク遅れてFF回路１２Ａの出
力波形A2が立上がり、更に１クロツク遅れてFF
回路１３Ａの出力波形A3が立上がる。なおFF回
路１４Ａの出力波形A4は逆位相で取り出されて
おり、それ等の出力波形は論理積回路１５Ａに入
力されているために、FF回路１３Ａの出力波形
A3が立上がると論理積回路１５Ａの出力波形P1
が立上がる。しかし１クロツク遅れてFF回路１
４Ａの出力波形A4が立下がるために、論理積回
路１５Ａの出力波形P1は立下がる。即ちロータ
リエンコーダから出力されるＡ波の立上がりに対
応して１個のパルスを発生する。
また論理積回路１６Ａには上記論理積回路１５
Ａの入力波形とそれぞれ逆位相の波形が入力され
ており、Ａ波の立下がりに対応してFF回路１３
Ａの出力波形A3が立下がると、論理積回路１６
Ａの出力波形P3が立上がり１個のパルスを発生
する。
Ａの入力波形とそれぞれ逆位相の波形が入力され
ており、Ａ波の立下がりに対応してFF回路１３
Ａの出力波形A3が立下がると、論理積回路１６
Ａの出力波形P3が立上がり１個のパルスを発生
する。
同様にＢ波の立上がりに対応してFF回路１３
Ｂの出力波形B3が立上がると、論理積回路１５
Ｂの出力波形P2が立上がつて１個のパルスを発
生し、Ｂ波の立下がりに対応してFF回路１３Ｂ
の出力波形B3が立下がると、論理積回路１６Ｂ
の出力波形P4が立上がり１個のパルスを発生す
る。
Ｂの出力波形B3が立上がると、論理積回路１５
Ｂの出力波形P2が立上がつて１個のパルスを発
生し、Ｂ波の立下がりに対応してFF回路１３Ｂ
の出力波形B3が立下がると、論理積回路１６Ｂ
の出力波形P4が立上がり１個のパルスを発生す
る。
なお上述の説明はロータリエンコーダが時計方
向に回転する場合について述べたが、第１図ｃに
示すロータリエンコーダが反時計方向に回転する
場合についても全く同じである。
向に回転する場合について述べたが、第１図ｃに
示すロータリエンコーダが反時計方向に回転する
場合についても全く同じである。
また上述の動作はＡ波、Ｂ波共にノイズを伴わ
ないものとして説明したが、通常の使用状態でロ
ータリエンコーダの出力に重畳されるノイズを皆
無にすることは困難である。しかし本発明になる
複数段のFF回路と論理積回路を組合せることに
より、ノイズの影響を除去することができる。
ないものとして説明したが、通常の使用状態でロ
ータリエンコーダの出力に重畳されるノイズを皆
無にすることは困難である。しかし本発明になる
複数段のFF回路と論理積回路を組合せることに
より、ノイズの影響を除去することができる。
第１図ｄにおいてＡ波の前後にあるパルスをノ
イズとする。このＡ波によつて作動するFF回路
のそれぞれの出力波形A1，A2，A3およびA4にも
当然この影響はある。しかし論理積回路１５Ａの
出力波形P1にはノイズの影響は現れていない。
この現象は他の論理積回路の出力波形P2〜P4に
ついても同様である。即ち複数段のFF回路と論
理積回路を組合せることにより、ノイズの影響を
除去することができる。
イズとする。このＡ波によつて作動するFF回路
のそれぞれの出力波形A1，A2，A3およびA4にも
当然この影響はある。しかし論理積回路１５Ａの
出力波形P1にはノイズの影響は現れていない。
この現象は他の論理積回路の出力波形P2〜P4に
ついても同様である。即ち複数段のFF回路と論
理積回路を組合せることにより、ノイズの影響を
除去することができる。
次に時計方向にもまた反時計方向にも、元の信
号数の２倍、または４倍の信号を出力できるよう
構成されたゲート回路について説明する。
号数の２倍、または４倍の信号を出力できるよう
構成されたゲート回路について説明する。
第１図ａにおいて１７Ａ〜１７Ｈは論理積回
路、１８Ａおよび１８Ｂは論理和回路、１９Ａお
よび１９Ｂはスイツチで、ゲート回路はこれらの
回路およびスイツチからなつている。そしてこの
スイツチ１９Ａおよび１９Ｂを閉じると元の信号
の４倍の信号が、また１９Ａおよび１９Ｂを開く
と元の信号の２倍の信号が出力される。
路、１８Ａおよび１８Ｂは論理和回路、１９Ａお
よび１９Ｂはスイツチで、ゲート回路はこれらの
回路およびスイツチからなつている。そしてこの
スイツチ１９Ａおよび１９Ｂを閉じると元の信号
の４倍の信号が、また１９Ａおよび１９Ｂを開く
と元の信号の２倍の信号が出力される。
スイツチ１９Ａおよび１９Ｂの閉止状態におい
て、論理積回路１７Ａ〜１７Ｈはそれぞれ次の波
形の論理積をとり出力する（なお−は逆位相波形
を示す）。
て、論理積回路１７Ａ〜１７Ｈはそれぞれ次の波
形の論理積をとり出力する（なお−は逆位相波形
を示す）。
即ち
１７ＡはP1×−B4、１７ＢはP2×A4、
１７ＣはP3×B4、１７ＤはP4×−A4、
１７ＥはP1×B4、１７ＦはP2×−A4、
１７ＧはP3×−B4、１７ＨはP4×A4、
そして論理和回路１８Ａは論理積回路１７Ａ〜
１７Ｄの出力波形の論理和を、また論理和回路１
８Ｂは論理積回路１７Ｅ〜１７Ｈの出力波形の論
理和をとつて出力する。即ち論理和回路１８Ａお
よび１８Ｂの出力信号をそれぞれＰ＋、Ｐ−とす
ると、 Ｐ＋＝（P1×−B4）＋（P2×A4） ＋（P3×B4）＋（P4×−A4） Ｐ−＝（P1×B4）＋（P2×−A4） ＋（P3×−B4）＋（P4×A4） なる信号が出力される。
１７Ｄの出力波形の論理和を、また論理和回路１
８Ｂは論理積回路１７Ｅ〜１７Ｈの出力波形の論
理和をとつて出力する。即ち論理和回路１８Ａお
よび１８Ｂの出力信号をそれぞれＰ＋、Ｐ−とす
ると、 Ｐ＋＝（P1×−B4）＋（P2×A4） ＋（P3×B4）＋（P4×−A4） Ｐ−＝（P1×B4）＋（P2×−A4） ＋（P3×−B4）＋（P4×A4） なる信号が出力される。
第１図ｂおよび第１図ｃのタイムチヤートに示
す如くロータリエンコーダが時計方向に回転する
場合はＰ＋側に元の信号の４倍のパルスが発生
し、ロータリエンコーダが反時計方向に回転する
場合はＰ−側に元の信号の４倍のパルスが発生す
る。
す如くロータリエンコーダが時計方向に回転する
場合はＰ＋側に元の信号の４倍のパルスが発生
し、ロータリエンコーダが反時計方向に回転する
場合はＰ−側に元の信号の４倍のパルスが発生す
る。
またスイツチ１９Ａおよび１９Ｂを開放状態に
すると、論理積回路の出力信号P1およびP3が入
力されなくなつて、論理積回路１７Ａ，１７Ｃ，
１７Ｅおよび１７Ｇからパルスが出力されず、ロ
ータリエンコーダが時計方向に回転する場合も、
また反時計方向に回転する場合も元の信号の２倍
のパルスを発生するようになる。
すると、論理積回路の出力信号P1およびP3が入
力されなくなつて、論理積回路１７Ａ，１７Ｃ，
１７Ｅおよび１７Ｇからパルスが出力されず、ロ
ータリエンコーダが時計方向に回転する場合も、
また反時計方向に回転する場合も元の信号の２倍
のパルスを発生するようになる。
したがつて論理和回路１８Ａおよび１８Ｂの出
力端子におけるパルスを計数することにより、エ
ンコーダの回転数の２倍または４倍の信号と回転
方向を同時に検出することができる。即ちロータ
リエンコーダの分解能を高精度化することなく、
位置検出の分解能を高精度化することができ、安
価で精度の高い位置決め機構を提供することがで
きる。
力端子におけるパルスを計数することにより、エ
ンコーダの回転数の２倍または４倍の信号と回転
方向を同時に検出することができる。即ちロータ
リエンコーダの分解能を高精度化することなく、
位置検出の分解能を高精度化することができ、安
価で精度の高い位置決め機構を提供することがで
きる。
〔発明の効果〕
以上述べたように本発明によれば、ロータリエ
ンコーダの分解能を高精度化することなく、位置
検出の分解能を高精度化することができ、しかも
ノイズによる不所望な短いパルスの信号が入力さ
れても最終的に論理積回路からの出力はなく、ノ
イズによる影響を防げ精度の高い位置決め機構を
提供することができる。
ンコーダの分解能を高精度化することなく、位置
検出の分解能を高精度化することができ、しかも
ノイズによる不所望な短いパルスの信号が入力さ
れても最終的に論理積回路からの出力はなく、ノ
イズによる影響を防げ精度の高い位置決め機構を
提供することができる。
第１図は本発明の実施例で、第１図ａは回路構
成例、第１図ｂはロータリエンコーダが時計方向
に回転する場合のタイムチヤート、第１図ｃはロ
ータリエンコーダが反時計方向に回転する場合の
タイムチヤート、第１図ｄは耐ノイズ性を説明す
るためのタイムチヤート、第２図は従来の信号検
出回路の一例で、第２図ａは信号検出回路の構成
例、第２図ｂはロータリエンコーダが時計方向に
回転する場合のタイムチヤート、第２図ｃはロー
タリエンコーダが反時計方向に回転する場合のタ
イムチヤート、である。図において、 １０はクロツク発生源、１１Ａ，１２Ａ，１３
Ａ，１４ＡはFF回路、１５Ａ，１６Ａは論理積
回路、１１Ｂ，１２Ｂ，１３Ｂ，１４ＢはFF回
路、１５Ｂ，１６Ｂは論理積回路、１７Ａ〜１７
Ｈは論理積回路、１８Ａ，１８Ｂは論理和回路、
１９Ａ，１９Ｂはスイツチ、をそれぞれ表す。
成例、第１図ｂはロータリエンコーダが時計方向
に回転する場合のタイムチヤート、第１図ｃはロ
ータリエンコーダが反時計方向に回転する場合の
タイムチヤート、第１図ｄは耐ノイズ性を説明す
るためのタイムチヤート、第２図は従来の信号検
出回路の一例で、第２図ａは信号検出回路の構成
例、第２図ｂはロータリエンコーダが時計方向に
回転する場合のタイムチヤート、第２図ｃはロー
タリエンコーダが反時計方向に回転する場合のタ
イムチヤート、である。図において、 １０はクロツク発生源、１１Ａ，１２Ａ，１３
Ａ，１４ＡはFF回路、１５Ａ，１６Ａは論理積
回路、１１Ｂ，１２Ｂ，１３Ｂ，１４ＢはFF回
路、１５Ｂ，１６Ｂは論理積回路、１７Ａ〜１７
Ｈは論理積回路、１８Ａ，１８Ｂは論理和回路、
１９Ａ，１９Ｂはスイツチ、をそれぞれ表す。
Claims (1)
- 【特許請求の範囲】 １ 基準クロツク信号発生源１０と、 ロータリエンコーダから出力される90度位相の
異なる二つの入力信号が前記基準クロツク信号発
生源１０からの基準クロツク信号でシフトして入
力される一対の４段直列接続のFF回路１１Ａ〜
１４Ａ、１１Ｂ〜１４Ｂと、 ３段目までのFF回路１１Ａ〜１３Ａ、１１Ｂ
〜１３Ｂの全ての一方の出力信号（ＱまたはＱ出
力信号）と、４段目のFF回路１４Ａ，１４Ｂの
他方の出力信号（ＱまたはＱ出力信号）とを入力
して二つの入力信号の立上がりと立下がりに応じ
たそれぞれ１個ずつのパルスを発生する論理積回
路１５Ａ，１６Ａ，１５Ｂ，１６Ｂと、 上記一方の入力信号の立上がりと立下がりに応
じてパルスを発生する２つの論理積回路の出力
P1，P3を同時に断続し、該論理積回路により発
生するパルスP1，P2，P3，P4と上記４段目のFF
回路出力を基にロータリエンコーダの方向性に応
じた上記入力信号の２倍又は４倍の出力信号パル
スとして発生するゲート回路とを有することを特
徴とするエンコーダ信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780484A JPS616930A (ja) | 1984-06-21 | 1984-06-21 | エンコ−ダ信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780484A JPS616930A (ja) | 1984-06-21 | 1984-06-21 | エンコ−ダ信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616930A JPS616930A (ja) | 1986-01-13 |
| JPH0544204B2 true JPH0544204B2 (ja) | 1993-07-05 |
Family
ID=14969085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12780484A Granted JPS616930A (ja) | 1984-06-21 | 1984-06-21 | エンコ−ダ信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616930A (ja) |
-
1984
- 1984-06-21 JP JP12780484A patent/JPS616930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616930A (ja) | 1986-01-13 |
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