JPH04324367A - ロータリーエンコーダのパルス列変換回路 - Google Patents
ロータリーエンコーダのパルス列変換回路Info
- Publication number
- JPH04324367A JPH04324367A JP3122239A JP12223991A JPH04324367A JP H04324367 A JPH04324367 A JP H04324367A JP 3122239 A JP3122239 A JP 3122239A JP 12223991 A JP12223991 A JP 12223991A JP H04324367 A JPH04324367 A JP H04324367A
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- Japan
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- pulse
- flip
- flop
- pulses
- gate
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ロータリーエンコーダ
から出力されるモータの回転速度と回転方向の情報を与
えるパルスに混入したパルス性ノイズを除去することが
できる改良されたロータリーエンコーダのパルス列変換
回路に関するものである。
から出力されるモータの回転速度と回転方向の情報を与
えるパルスに混入したパルス性ノイズを除去することが
できる改良されたロータリーエンコーダのパルス列変換
回路に関するものである。
【０００２】
【従来の技術】図４は、従来のモータの制御システムの
概要を示すブロック図である。図において、１０はモー
タであり、１１はモータ１０の回転に応じて磁気式や光
学式等からなる位置センサから互いに９０度位相の異な
るＡ相とＢ相のパルス（ＡΦ，ＢΦ）を出力するロータ
リーエンコーダである。ロータリーエンコーダ１１から
出力されるＡ相とＢ相のパルスは、パルス列変換回路１
２でパルス列に変換され、このパルス列が誤差検出回路
１３に供給されると共に、誤差検出回路１３には、関数
発生器１４を介してモータの制御信号が供給される。誤
差検出回路１３では、ロータリーエンコーダ１１と関数
発生器１４からの夫々の信号が処理され、誤差検出回路
１３からモータ１０のコード化された制御信号がＤＡ変
換器１５に供給され、ＤＡ変換器１５を介して誤差電圧
が得られ、その誤差電圧をサーボ増幅器１６で増幅して
モータ１０の回転速度及び回転方向を制御している。こ
のようなモータの制御システムは、Ｘ−Ｙレコーダや工
業用ロボット等に多用されており、機械装置と共に使用
される場合が多く、パルス性ノイズが混入する可能性が
高い。
概要を示すブロック図である。図において、１０はモー
タであり、１１はモータ１０の回転に応じて磁気式や光
学式等からなる位置センサから互いに９０度位相の異な
るＡ相とＢ相のパルス（ＡΦ，ＢΦ）を出力するロータ
リーエンコーダである。ロータリーエンコーダ１１から
出力されるＡ相とＢ相のパルスは、パルス列変換回路１
２でパルス列に変換され、このパルス列が誤差検出回路
１３に供給されると共に、誤差検出回路１３には、関数
発生器１４を介してモータの制御信号が供給される。誤
差検出回路１３では、ロータリーエンコーダ１１と関数
発生器１４からの夫々の信号が処理され、誤差検出回路
１３からモータ１０のコード化された制御信号がＤＡ変
換器１５に供給され、ＤＡ変換器１５を介して誤差電圧
が得られ、その誤差電圧をサーボ増幅器１６で増幅して
モータ１０の回転速度及び回転方向を制御している。こ
のようなモータの制御システムは、Ｘ−Ｙレコーダや工
業用ロボット等に多用されており、機械装置と共に使用
される場合が多く、パルス性ノイズが混入する可能性が
高い。
【０００３】
【発明が解決しようとする課題】図４に示されるように
ロータリーエンコーダ１１からは、互いに９０度位相の
異なるＡ相とＢ相のパルスが出力されており、このＡ相
とＢ相のパルスによってモータの回転速度及び回転方向
が検出され、それらの情報と関数発生器１４を介して供
給される制御信号が誤差検出回路１３で処理されてモー
タが制御されている。従って、ロータリーエンコーダ１
１からのＡ相とＢ相のパルスにパルス性ノイズが混入し
た場合は、パルス列変換回路１２でパルス性ノイズをも
波形整形してパルス列に混入することになり、モータの
回転速度及び回転方向の情報に誤った情報が混入したこ
とになる。このような場合、このパルス性ノイズの混入
によって誤差検出回路１３では、正常な情報処理ができ
ずにモータ１０が誤動作をして制御が充分にできなくな
る欠点がある。
ロータリーエンコーダ１１からは、互いに９０度位相の
異なるＡ相とＢ相のパルスが出力されており、このＡ相
とＢ相のパルスによってモータの回転速度及び回転方向
が検出され、それらの情報と関数発生器１４を介して供
給される制御信号が誤差検出回路１３で処理されてモー
タが制御されている。従って、ロータリーエンコーダ１
１からのＡ相とＢ相のパルスにパルス性ノイズが混入し
た場合は、パルス列変換回路１２でパルス性ノイズをも
波形整形してパルス列に混入することになり、モータの
回転速度及び回転方向の情報に誤った情報が混入したこ
とになる。このような場合、このパルス性ノイズの混入
によって誤差検出回路１３では、正常な情報処理ができ
ずにモータ１０が誤動作をして制御が充分にできなくな
る欠点がある。
【０００４】本発明の目的は、ロータリーエンコーダ１
１から出力されるＡ相とＢ相のパルスに混入するパルス
性ノイズを除去することができるロータリーエンコーダ
のパルス列変換回路に関するものである。
１から出力されるＡ相とＢ相のパルスに混入するパルス
性ノイズを除去することができるロータリーエンコーダ
のパルス列変換回路に関するものである。
【０００５】
【課題を解決するための手段】本発明のロータリーエン
コーダのパルス列変換回路は、ロータリーエンコーダか
らモータの回転速度及び回転方向の情報を与える互いに
９０度位相の異なる第１と第２のパルスがパルス列変換
回路に供給されており、該パルス列変換回路が該第１の
パルスが供給される第１のフリップ・フロップと、該第
１のフリップ・フロップからのパルスが供給される第２
のフリップ・フロップと、該第２のパルスが供給される
第３のフリップ・フロップと、該第３のフリップ・フロ
ップからのパルスが供給される第４のフリップ・フロッ
プと、該第１のフリップ・フロップと該第２のフリップ
・フロップの出力パルスの一方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第１のゲー
トと、該第１のフリップ・フロップと該第２のフリップ
・フロップの出力パルスの他方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第２のゲー
トと、該第３のフリップ・フロップと該第４のフリップ
・フロップの出力パルスの一方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第３のゲー
トと、該第３のフリップ・フロップと該第４のフリップ
・フロップの出力パルスの他方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第４のゲー
トと、第１乃至第４のゲートからの出力と該第１と該第
３のフリップ・フロップからのパルスに基づいてモータ
の回転方向に応じて一方が優先されて時系列的に加算さ
れたパルスを得る第１と第２のゲート群と、前記第１乃
至第４のゲートからのパルスのうち同期したパルスのみ
を出力するノイズ検出回路を構成する第３のゲート群と
、該第１のゲート群と該第３のゲート群及び該第２のゲ
ート群と該第３のゲート群から夫々出力されるパルスが
供給され、同期したパルスを除去する第５と第６のゲー
トとからなるものである。
コーダのパルス列変換回路は、ロータリーエンコーダか
らモータの回転速度及び回転方向の情報を与える互いに
９０度位相の異なる第１と第２のパルスがパルス列変換
回路に供給されており、該パルス列変換回路が該第１の
パルスが供給される第１のフリップ・フロップと、該第
１のフリップ・フロップからのパルスが供給される第２
のフリップ・フロップと、該第２のパルスが供給される
第３のフリップ・フロップと、該第３のフリップ・フロ
ップからのパルスが供給される第４のフリップ・フロッ
プと、該第１のフリップ・フロップと該第２のフリップ
・フロップの出力パルスの一方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第１のゲー
トと、該第１のフリップ・フロップと該第２のフリップ
・フロップの出力パルスの他方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第２のゲー
トと、該第３のフリップ・フロップと該第４のフリップ
・フロップの出力パルスの一方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第３のゲー
トと、該第３のフリップ・フロップと該第４のフリップ
・フロップの出力パルスの他方のエッジ間をパルス幅と
し、クロックパルスに同期したパルスを得る第４のゲー
トと、第１乃至第４のゲートからの出力と該第１と該第
３のフリップ・フロップからのパルスに基づいてモータ
の回転方向に応じて一方が優先されて時系列的に加算さ
れたパルスを得る第１と第２のゲート群と、前記第１乃
至第４のゲートからのパルスのうち同期したパルスのみ
を出力するノイズ検出回路を構成する第３のゲート群と
、該第１のゲート群と該第３のゲート群及び該第２のゲ
ート群と該第３のゲート群から夫々出力されるパルスが
供給され、同期したパルスを除去する第５と第６のゲー
トとからなるものである。
【０００６】
【作用】本発明のロータリーエンコーダのパルス列変換
回路は、ロータリーエンコーダから出力される互いに９
０度位相の異なる第１と第２のパルスに混入するパルス
性ノイズを検出し、パルス性ノイズに基づくパルスと前
記第１と第２のパルスに基づくパルスが所定のゲートに
供給され、該ゲートに供給されるパルスの内、タイミン
グの一致するパルス性ノイズに基づく信号を除去して、
モータの回転速度及び回転方向の情報のみがパルス列と
して出力されるようにしたものである。
回路は、ロータリーエンコーダから出力される互いに９
０度位相の異なる第１と第２のパルスに混入するパルス
性ノイズを検出し、パルス性ノイズに基づくパルスと前
記第１と第２のパルスに基づくパルスが所定のゲートに
供給され、該ゲートに供給されるパルスの内、タイミン
グの一致するパルス性ノイズに基づく信号を除去して、
モータの回転速度及び回転方向の情報のみがパルス列と
して出力されるようにしたものである。
【０００７】
【実施例】図３は、本発明のロータリーエンコーダのパ
ルス列変換回路が用いられたモータの制御システムの概
要の一例を示すブロックである。本発明に係るロータリ
ーエンコーダのパルス列変換回路は、ロータリーエンコ
ーダ１１の後段に接続されており、ロータリーエンコー
ダ１１から出力されているモータの回転速度及び回転方
向の情報を与える互いに９０度位相の異なるＡ相及びＢ
相のパルス（ＡΦ，ＢΦ）がノイズ検出回路を具えるノ
イズ除去型のパルス列変換回路１２’に供給され、この
パルス列変換回路１２’によって、タイミングの一致す
るパルス性ノイズに基づくパルスを除去してモータの回
転速度及び回転方向の情報を与えるパルス列のみを誤差
検出回路１３に供給する。又、関数発生器１４から誤差
検出回路１３に制御信号を供給することによって、誤差
検出回路１３からコード化されたパルス信号がＤＡ変換
器１５に供給され、ＤＡ変換器１５から得られる誤差電
圧をサーボ増幅器１６に供給してモータ１０の回転速度
及び回転方向等が制御されている。
ルス列変換回路が用いられたモータの制御システムの概
要の一例を示すブロックである。本発明に係るロータリ
ーエンコーダのパルス列変換回路は、ロータリーエンコ
ーダ１１の後段に接続されており、ロータリーエンコー
ダ１１から出力されているモータの回転速度及び回転方
向の情報を与える互いに９０度位相の異なるＡ相及びＢ
相のパルス（ＡΦ，ＢΦ）がノイズ検出回路を具えるノ
イズ除去型のパルス列変換回路１２’に供給され、この
パルス列変換回路１２’によって、タイミングの一致す
るパルス性ノイズに基づくパルスを除去してモータの回
転速度及び回転方向の情報を与えるパルス列のみを誤差
検出回路１３に供給する。又、関数発生器１４から誤差
検出回路１３に制御信号を供給することによって、誤差
検出回路１３からコード化されたパルス信号がＤＡ変換
器１５に供給され、ＤＡ変換器１５から得られる誤差電
圧をサーボ増幅器１６に供給してモータ１０の回転速度
及び回転方向等が制御されている。
【０００８】図１は、本発明のロータリーエンコーダの
パルス列変換回路の一実施例を示す回路図であり、図２
のタイミング・チャートを参照して本発明のロータリー
エンコーダのパルス列変換回路について説明する。図１
に於いて、図２（２）（７）に示されるようにロータリ
ーエンコーダからＡ相，Ｂ相のパルス（ＡΦ，ＢΦ）が
、入力端子２，３に夫々供給される。端子１には、図２
（１） に示されるようにクロックパルスが供給され、
端子４には、リセット信号が供給される。入力端子２に
は、Ａ相のパルスＡΦが入力される。パルスＡΦは、イ
ンバータＩ１ を介してＤ−フリップ・フロップＦ１
に供給され、Ｄ−フリップ・フロップＦ１ からは、図
２（３） に示されるようにクロックパルスに同期した
パルスＰＦ１が得られる。その出力パルスＰＦ１がＤ−
フリップ・フロップＦ２ に供給され、図２（４） に
示したようなパルスＰＦ２が得られる。Ｄ−フリップ・
フロップＦ１ の反転したパルスとＤ−フリップ・フロ
ップＦ２ からのパルスＰＦ２がＮＡＮＤゲートＧ１
に供給される。ＮＡＮＤゲートＧ１ からは、パルスＰ
Ｆ１， ＰＦ２の立ち上がりエッジ間に対応したパルス
幅とする図２（５） に示されるようなパルスＰＡ，Ｐ
Ａ１が得られる。又、Ｄ−フリップ・フロップＦ１ の
パルスとＤ−フリップ・フロップＦ２ のパルスがＮＡ
ＮＤゲートＧ２ に供給され、パルスＰＦ１，ＰＦ２の
と立ち下がりエッジ間に対応したパルス幅とする図２（
６） に示されるようなパルスＰＢ が得られる。
パルス列変換回路の一実施例を示す回路図であり、図２
のタイミング・チャートを参照して本発明のロータリー
エンコーダのパルス列変換回路について説明する。図１
に於いて、図２（２）（７）に示されるようにロータリ
ーエンコーダからＡ相，Ｂ相のパルス（ＡΦ，ＢΦ）が
、入力端子２，３に夫々供給される。端子１には、図２
（１） に示されるようにクロックパルスが供給され、
端子４には、リセット信号が供給される。入力端子２に
は、Ａ相のパルスＡΦが入力される。パルスＡΦは、イ
ンバータＩ１ を介してＤ−フリップ・フロップＦ１
に供給され、Ｄ−フリップ・フロップＦ１ からは、図
２（３） に示されるようにクロックパルスに同期した
パルスＰＦ１が得られる。その出力パルスＰＦ１がＤ−
フリップ・フロップＦ２ に供給され、図２（４） に
示したようなパルスＰＦ２が得られる。Ｄ−フリップ・
フロップＦ１ の反転したパルスとＤ−フリップ・フロ
ップＦ２ からのパルスＰＦ２がＮＡＮＤゲートＧ１
に供給される。ＮＡＮＤゲートＧ１ からは、パルスＰ
Ｆ１， ＰＦ２の立ち上がりエッジ間に対応したパルス
幅とする図２（５） に示されるようなパルスＰＡ，Ｐ
Ａ１が得られる。又、Ｄ−フリップ・フロップＦ１ の
パルスとＤ−フリップ・フロップＦ２ のパルスがＮＡ
ＮＤゲートＧ２ に供給され、パルスＰＦ１，ＰＦ２の
と立ち下がりエッジ間に対応したパルス幅とする図２（
６） に示されるようなパルスＰＢ が得られる。
【０００９】一方、パルスＢΦは、インバータＩ１１を
介してＤ−フリップ・フロップＦ１１に供給され、図２
（８） に示すようなクロックパルスに同期したパルス
ＰＦ１１ が得られる。そのパルスがＤ−フリップ・フ
ロップＦ１２に供給され、図２（９） に示したパルス
ＰＦ１２ が得られる。 Ｄ−フリップ・フロップＦ１１の反転したパルスとＤ−
フリップ・フロップＦ１２のパルスＰＦ１２ がＮＡＮ
ＤゲートＧ７ に供給され、図２（１０）に示されるよ
うにパルスＰＦ１１ とＰＦ１２ の立ち上がりエッジ
間に対応したパルス幅とするパルスＰｃ，ＰＣ１が得ら
れる。又、Ｄ−フリップ・フロップＦ１１のパルスとＤ
−フリップ・フロップＦ１２の反転したパルスがＮＡＮ
ＤゲートＧ８ に供給され、図２（１１）に示されるよ
うにパルスＰＦ１１ とＰＦ１２ の立ち下がりエッジ
間に対応したパルスＰＤ が得られる。又、Ｄ−フリッ
プ・フロップＦ１，Ｆ２，Ｆ１１Ｆ１２には、端子１か
らインバータＩ５ を介してクロックパルスが供給され
ると共に、端子４からリセット信号が供給されるように
なされてている。このようにＮＡＮＤゲートＧ１，Ｇ２
，Ｇ７，Ｇ８ の出力端子Ａ，Ｂ，Ｃ，Ｄの夫々の出力
は、図２（５）（６）（１０）（１１）に示されている
。
介してＤ−フリップ・フロップＦ１１に供給され、図２
（８） に示すようなクロックパルスに同期したパルス
ＰＦ１１ が得られる。そのパルスがＤ−フリップ・フ
ロップＦ１２に供給され、図２（９） に示したパルス
ＰＦ１２ が得られる。 Ｄ−フリップ・フロップＦ１１の反転したパルスとＤ−
フリップ・フロップＦ１２のパルスＰＦ１２ がＮＡＮ
ＤゲートＧ７ に供給され、図２（１０）に示されるよ
うにパルスＰＦ１１ とＰＦ１２ の立ち上がりエッジ
間に対応したパルス幅とするパルスＰｃ，ＰＣ１が得ら
れる。又、Ｄ−フリップ・フロップＦ１１のパルスとＤ
−フリップ・フロップＦ１２の反転したパルスがＮＡＮ
ＤゲートＧ８ に供給され、図２（１１）に示されるよ
うにパルスＰＦ１１ とＰＦ１２ の立ち下がりエッジ
間に対応したパルスＰＤ が得られる。又、Ｄ−フリッ
プ・フロップＦ１，Ｆ２，Ｆ１１Ｆ１２には、端子１か
らインバータＩ５ を介してクロックパルスが供給され
ると共に、端子４からリセット信号が供給されるように
なされてている。このようにＮＡＮＤゲートＧ１，Ｇ２
，Ｇ７，Ｇ８ の出力端子Ａ，Ｂ，Ｃ，Ｄの夫々の出力
は、図２（５）（６）（１０）（１１）に示されている
。
【００１０】ＮＡＮＤゲートＧ３ には、ＮＡＮＤゲー
トＧ１ からの出力と、優先回路を形成する為にＤ−フ
リップ・フロップＦ１１からの出力がインバータＩ１２
を介して供給されている。ＮＡＮＤゲートＧ４ には、
ＮＡＮＤゲートＧ２ からの出力とＤ−フリップ・フロ
ップＦ１１からの出力が供給されている。ＮＡＮＤゲー
トＧ５ には、ＮＡＮＤゲートＧ７ からの出力とＤ−
フリップ・フロップＦ１ からの出力が供給されている
。ＮＡＮＤゲートＧ６には、ＮＡＮＤゲートＧ８ から
の出力とＤ−フリップ・フロップＦ１ からの出力がイ
ンバータＩ２ を介して供給されている。同様に、ＮＡ
ＮＤゲートＧ９ 乃至Ｇ１２も出力端子Ａ乃至Ｄ等から
の出力が供給されている。ＮＡＮＤゲートＧ３ 乃至Ｇ
６，Ｇ９ 乃至Ｇ１２は、Ｄ−フリップ・フロップＦ１
，Ｆ１１からの出力と、インバータＩ２，Ｉ１２からの
出力が供給されて優先回路が形成されている。
トＧ１ からの出力と、優先回路を形成する為にＤ−フ
リップ・フロップＦ１１からの出力がインバータＩ１２
を介して供給されている。ＮＡＮＤゲートＧ４ には、
ＮＡＮＤゲートＧ２ からの出力とＤ−フリップ・フロ
ップＦ１１からの出力が供給されている。ＮＡＮＤゲー
トＧ５ には、ＮＡＮＤゲートＧ７ からの出力とＤ−
フリップ・フロップＦ１ からの出力が供給されている
。ＮＡＮＤゲートＧ６には、ＮＡＮＤゲートＧ８ から
の出力とＤ−フリップ・フロップＦ１ からの出力がイ
ンバータＩ２ を介して供給されている。同様に、ＮＡ
ＮＤゲートＧ９ 乃至Ｇ１２も出力端子Ａ乃至Ｄ等から
の出力が供給されている。ＮＡＮＤゲートＧ３ 乃至Ｇ
６，Ｇ９ 乃至Ｇ１２は、Ｄ−フリップ・フロップＦ１
，Ｆ１１からの出力と、インバータＩ２，Ｉ１２からの
出力が供給されて優先回路が形成されている。
【００１１】ＮＡＮＤゲートＧ３ 乃至Ｇ６ からの出
力は、ＮＯＲゲートＨ１ に供給され、ＮＡＮＤゲート
Ｇ９ 乃至Ｇ１２からの出力は、ＮＯＲゲートＨ２ に
供給される。このＮＡＮＤゲートＧ３ 乃至Ｇ６ とＮ
ＯＲゲートＨ１ からなるゲート群によって図２（１３
）に示されるように時系列的に加算されたパルスＰＬ，
ＰＬ１〜ＰＬ５が得られる。又、ＮＡＮＤゲートＧ９
乃至Ｇ１２とＮＯＲゲートＨ２ からなるゲート群によ
って図２（１４）に示される出力が得られる。図２は、
モータが正回転している例であり、ＮＯＲゲートＨ２
からの出力は、Ｌレベルを維持している。ＮＯＲゲート
Ｈ１，Ｈ２ からの出力は、夫々ＮＡＮＤゲートＧ１３
， Ｇ１４に供給される。
力は、ＮＯＲゲートＨ１ に供給され、ＮＡＮＤゲート
Ｇ９ 乃至Ｇ１２からの出力は、ＮＯＲゲートＨ２ に
供給される。このＮＡＮＤゲートＧ３ 乃至Ｇ６ とＮ
ＯＲゲートＨ１ からなるゲート群によって図２（１３
）に示されるように時系列的に加算されたパルスＰＬ，
ＰＬ１〜ＰＬ５が得られる。又、ＮＡＮＤゲートＧ９
乃至Ｇ１２とＮＯＲゲートＨ２ からなるゲート群によ
って図２（１４）に示される出力が得られる。図２は、
モータが正回転している例であり、ＮＯＲゲートＨ２
からの出力は、Ｌレベルを維持している。ＮＯＲゲート
Ｈ１，Ｈ２ からの出力は、夫々ＮＡＮＤゲートＧ１３
， Ｇ１４に供給される。
【００１２】一方、出力端子Ａ乃至Ｄの出力パルスは、
夫々ＮＯＲゲートＨ３，Ｈ４ に供給され、夫々の出力
がＮＡＮＤゲートＧ１５に供給される。ＮＡＮＤゲート
Ｇ１５の出力が図２（１２）に示されている。ＮＯＲゲ
ートＨ３，Ｈ４ とＮＡＮＤゲートＧ１５からなるゲー
ト群は、パルス性ノイズを検出するノイズ検出回路７で
ある。ＮＡＮＤゲートＧ１５の出力がインバータＩ７
を介してＮＡＮＤゲートＧ１３， Ｇ１４に供給される
。ＮＡＮＤゲートＧ１３， Ｇ１４は、インバータＩ７
を介してノイズ検出回路７からの出力と、ＮＯＲゲー
トＨ１，Ｈ２ からの夫々出力が供給され、そのＮＡＮ
ＤゲートＧ１３の出力が図２（１５）に示されるように
パルスＰＰ１〜ＰＰ５が得られる。ＮＡＮＤゲートＧ１
３， Ｇ１４から得られる夫々の出力は、Ｄ−フリップ
・フロップＦ３ ，Ｆ４ 及びＦ１３，Ｆ１４からなる
波形整形回路８，９に供給され、インバータＩ３ ，Ｉ
１３を介してモータの回転方向に対応して何れかの端子
からパルス列が得られる。図２では、モータが正回転を
している例であるので、端子５からモータ制御用のパル
ス列が得られる。尚、Ｄ−フリップ・フロップＦ１乃至
Ｆ４，Ｆ１１乃至Ｆ１４は、クロックパルスが供給され
て出力パルスがクロックパルスに同期が取られるように
なされていると共に、リセット端子が設けられている。
夫々ＮＯＲゲートＨ３，Ｈ４ に供給され、夫々の出力
がＮＡＮＤゲートＧ１５に供給される。ＮＡＮＤゲート
Ｇ１５の出力が図２（１２）に示されている。ＮＯＲゲ
ートＨ３，Ｈ４ とＮＡＮＤゲートＧ１５からなるゲー
ト群は、パルス性ノイズを検出するノイズ検出回路７で
ある。ＮＡＮＤゲートＧ１５の出力がインバータＩ７
を介してＮＡＮＤゲートＧ１３， Ｇ１４に供給される
。ＮＡＮＤゲートＧ１３， Ｇ１４は、インバータＩ７
を介してノイズ検出回路７からの出力と、ＮＯＲゲー
トＨ１，Ｈ２ からの夫々出力が供給され、そのＮＡＮ
ＤゲートＧ１３の出力が図２（１５）に示されるように
パルスＰＰ１〜ＰＰ５が得られる。ＮＡＮＤゲートＧ１
３， Ｇ１４から得られる夫々の出力は、Ｄ−フリップ
・フロップＦ３ ，Ｆ４ 及びＦ１３，Ｆ１４からなる
波形整形回路８，９に供給され、インバータＩ３ ，Ｉ
１３を介してモータの回転方向に対応して何れかの端子
からパルス列が得られる。図２では、モータが正回転を
している例であるので、端子５からモータ制御用のパル
ス列が得られる。尚、Ｄ−フリップ・フロップＦ１乃至
Ｆ４，Ｆ１１乃至Ｆ１４は、クロックパルスが供給され
て出力パルスがクロックパルスに同期が取られるように
なされていると共に、リセット端子が設けられている。
【００１３】次に、ロータリーエンコーダから出力され
るＡ相，Ｂ相のパルス（ＡΦ，ＢΦ）にパルス性ノイズ
が混入した場合について説明する。図２（２）（７）に
示されるパルスＰ１，Ｐ２ は、同じタイミングでロー
タリーエンコーダのパルス（ＡΦ，ＢΦ）に混入したパ
ルス性ノイズである。Ｄ−フリップフロップＦ１ の出
力は、ＨレベルからＬレベルに反転し、クロックパルス
に同期したパルスＰ３ が得られ、Ｄ−フリップ・フロ
ップＦ２ からパルスＰ４ が得られる。又、パルス性
ノイズＰ２ の混入によってＤ−フリップ・フロップＦ
１１の出力は、ＬレベルからＨレベルに反転し、パルス
Ｐ７ が得られ、Ｄ−フリップ・フロップＦ１２からパ
ルスＰ８ が得られる。これらのパルスがＮＡＮＤゲー
トＧ１，Ｇ２，Ｇ７，Ｇ８ に供給され、それらの出力
端子Ａ乃至Ｄから図２の（５）（６）（１０）（１１）
に示されるように夫々パルスＰ５，Ｐ６，Ｐ９，Ｐ１０
が得られる。
るＡ相，Ｂ相のパルス（ＡΦ，ＢΦ）にパルス性ノイズ
が混入した場合について説明する。図２（２）（７）に
示されるパルスＰ１，Ｐ２ は、同じタイミングでロー
タリーエンコーダのパルス（ＡΦ，ＢΦ）に混入したパ
ルス性ノイズである。Ｄ−フリップフロップＦ１ の出
力は、ＨレベルからＬレベルに反転し、クロックパルス
に同期したパルスＰ３ が得られ、Ｄ−フリップ・フロ
ップＦ２ からパルスＰ４ が得られる。又、パルス性
ノイズＰ２ の混入によってＤ−フリップ・フロップＦ
１１の出力は、ＬレベルからＨレベルに反転し、パルス
Ｐ７ が得られ、Ｄ−フリップ・フロップＦ１２からパ
ルスＰ８ が得られる。これらのパルスがＮＡＮＤゲー
トＧ１，Ｇ２，Ｇ７，Ｇ８ に供給され、それらの出力
端子Ａ乃至Ｄから図２の（５）（６）（１０）（１１）
に示されるように夫々パルスＰ５，Ｐ６，Ｐ９，Ｐ１０
が得られる。
【００１４】ＮＯＲゲートＨ３ には、ＮＡＮＤゲート
Ｇ１，Ｇ２ からは、ＬレベルからＨレベルに反転する
パルスＰ５ とＨレベルからＬレベルに反転するパルス
Ｐ６ が夫々供給され、且つ、ＮＯＲゲートＨ４ には
、ＮＡＮＤゲートＧ７，Ｇ８ からは、ＨレベルからＬ
レベルに反転するパルスＰ９ とＬレベルからＨレベル
に反転するパルスＰ１０が供給され、それらの出力がＮ
ＡＮＤゲートＧ１５に供給される。ＮＡＮＤゲートＧ１
５の出力は、図２（１２）に示されるようにＨレベルの
パルスＰ１１が出力される。ＮＡＮＤゲートＧ１５の出
力端子Ｋからの出力パルスは、インバータＩ７ を介し
て反転されてパルスがＮＡＮＤゲートＧ１３，Ｇ１４に
供給される。一方、ＮＯＲゲートＨ１，Ｈ２ の出力端
子Ｌ，Ｍからは、図２（１３）（１４）に示されるよう
にモータの回転方向、回転速度の情報が入ったパルスＰ
Ａ，ＰＡ１， ＰＢ，ＰＢ１及びＰＣ，ＰＣ１， ＰＤ
，ＰＤ１と、パルス性ノイズによるパルスＰ５，Ｐ６
或いはＰ９，Ｐ１０に基づくパルスＰ１２が出力される
。
Ｇ１，Ｇ２ からは、ＬレベルからＨレベルに反転する
パルスＰ５ とＨレベルからＬレベルに反転するパルス
Ｐ６ が夫々供給され、且つ、ＮＯＲゲートＨ４ には
、ＮＡＮＤゲートＧ７，Ｇ８ からは、ＨレベルからＬ
レベルに反転するパルスＰ９ とＬレベルからＨレベル
に反転するパルスＰ１０が供給され、それらの出力がＮ
ＡＮＤゲートＧ１５に供給される。ＮＡＮＤゲートＧ１
５の出力は、図２（１２）に示されるようにＨレベルの
パルスＰ１１が出力される。ＮＡＮＤゲートＧ１５の出
力端子Ｋからの出力パルスは、インバータＩ７ を介し
て反転されてパルスがＮＡＮＤゲートＧ１３，Ｇ１４に
供給される。一方、ＮＯＲゲートＨ１，Ｈ２ の出力端
子Ｌ，Ｍからは、図２（１３）（１４）に示されるよう
にモータの回転方向、回転速度の情報が入ったパルスＰ
Ａ，ＰＡ１， ＰＢ，ＰＢ１及びＰＣ，ＰＣ１， ＰＤ
，ＰＤ１と、パルス性ノイズによるパルスＰ５，Ｐ６
或いはＰ９，Ｐ１０に基づくパルスＰ１２が出力される
。
【００１５】図２のタイミングチャートは、モータの正
方向に回転した例であるので、ＮＯＲゲートＨ１ の出
力端子Ｌからパルスが得られるのに対し、ＮＯＲゲート
Ｈ２ の出力端子ＭからはＬレベルを保持したままとな
り、パルスは得られない。従って、ＮＡＮＤゲートＧ１
３には、ノイズ検出回路７からのパルスＰ１１がインバ
ータＩ７ を介して供給されると共に、モータの回転に
よるパルスＰＬ 乃至ＰＬ４と、パルス性ノイズによる
パルスＰ１２が共に供給される。ＮＡＮＤゲートＧ１３
からは、図２（１５）に示されるようなタイミングの一
致するパルス性ノイズによるパルスが打ち消されて、パ
ルスＰＬ，ＰＬ１乃至ＰＬ５に対応したパルスＰＰ１乃
至ＰＰ５のみが出力される。ＮＡＮＤゲートＧ１３から
のパルスＰＰ１乃至ＰＰ５が、Ｄ−フリップ・フロップ
Ｆ３，Ｆ４ からなる波形整形回路７に供給されて波形
整形され、出力端子５からパルス列が得られる。一方、
ＮＡＮＤゲートＧ１４には、Ｌレベルの出力と、パルス
性ノイズによるパルスＰ１２が供給されるが、その出力
は、Ｌレベルを維持した状態が保持されている。
方向に回転した例であるので、ＮＯＲゲートＨ１ の出
力端子Ｌからパルスが得られるのに対し、ＮＯＲゲート
Ｈ２ の出力端子ＭからはＬレベルを保持したままとな
り、パルスは得られない。従って、ＮＡＮＤゲートＧ１
３には、ノイズ検出回路７からのパルスＰ１１がインバ
ータＩ７ を介して供給されると共に、モータの回転に
よるパルスＰＬ 乃至ＰＬ４と、パルス性ノイズによる
パルスＰ１２が共に供給される。ＮＡＮＤゲートＧ１３
からは、図２（１５）に示されるようなタイミングの一
致するパルス性ノイズによるパルスが打ち消されて、パ
ルスＰＬ，ＰＬ１乃至ＰＬ５に対応したパルスＰＰ１乃
至ＰＰ５のみが出力される。ＮＡＮＤゲートＧ１３から
のパルスＰＰ１乃至ＰＰ５が、Ｄ−フリップ・フロップ
Ｆ３，Ｆ４ からなる波形整形回路７に供給されて波形
整形され、出力端子５からパルス列が得られる。一方、
ＮＡＮＤゲートＧ１４には、Ｌレベルの出力と、パルス
性ノイズによるパルスＰ１２が供給されるが、その出力
は、Ｌレベルを維持した状態が保持されている。
【００１６】無論、図２の示したモータの回転方向と反
対の場合は、Ａ相のパルスに対してＢ相のパルスが進み
位相となり、端子ＬがＬレベルに保持され、ＮＡＮＤゲ
ートＧ１４を介して出力端子６からモータの回転方向及
び回転速度の情報が入ったパルス列が出力される。
対の場合は、Ａ相のパルスに対してＢ相のパルスが進み
位相となり、端子ＬがＬレベルに保持され、ＮＡＮＤゲ
ートＧ１４を介して出力端子６からモータの回転方向及
び回転速度の情報が入ったパルス列が出力される。
【００１７】尚、図１の実施例では、ＮＡＮＤゲート、
ＮＯＲゲートや、インバータとして正論理と負論理の二
種の記号が使用されて説明されているが、何れの場合に
よっても構成し得ることは、明らかである。又、ＮＡＮ
Ｄゲートは、ＮＯＲゲートに置き換えることも可能であ
り、実施例の回路に限定されるものではなく、端子Ｌ或
いは端子Ｍから出力されるノイズに基づくパルスと、ノ
イズ検出回路７からのパルスにおいてタイミングの一致
するパルスを打ち消し合うように論理回路を構成すれば
よい。
ＮＯＲゲートや、インバータとして正論理と負論理の二
種の記号が使用されて説明されているが、何れの場合に
よっても構成し得ることは、明らかである。又、ＮＡＮ
Ｄゲートは、ＮＯＲゲートに置き換えることも可能であ
り、実施例の回路に限定されるものではなく、端子Ｌ或
いは端子Ｍから出力されるノイズに基づくパルスと、ノ
イズ検出回路７からのパルスにおいてタイミングの一致
するパルスを打ち消し合うように論理回路を構成すれば
よい。
【００１８】
【発明の効果】本発明のロータリーエンコーダのパルス
列変換回路は、モータの回転速度及び回転方向の情報が
入ったパルスＡΦ，ＢΦに、パルス性ノイズが混入した
としても、ノイズ検出回路でパルス性ノイズを検出し、
そのノイズによるパルスとタイミングの一致したパルス
をパルス列から除去することによって、パルスＡΦ，Ｂ
Φに混入したパルス性ノイズを極めて容易に除去するこ
とが可能である。従って、本発明のロータリーエンコー
ダのパルス列変換回路をモータ制御システムに用いるこ
とによって、モータ制御システムの誤動作を容易に解消
することができるものであり、モータ制御システムの信
頼性向上に極めて効果的なものである。
列変換回路は、モータの回転速度及び回転方向の情報が
入ったパルスＡΦ，ＢΦに、パルス性ノイズが混入した
としても、ノイズ検出回路でパルス性ノイズを検出し、
そのノイズによるパルスとタイミングの一致したパルス
をパルス列から除去することによって、パルスＡΦ，Ｂ
Φに混入したパルス性ノイズを極めて容易に除去するこ
とが可能である。従って、本発明のロータリーエンコー
ダのパルス列変換回路をモータ制御システムに用いるこ
とによって、モータ制御システムの誤動作を容易に解消
することができるものであり、モータ制御システムの信
頼性向上に極めて効果的なものである。
【図１】本発明に係るロータリーエンコーダのパルス列
変換回路の一実施例を示す回路図である。
変換回路の一実施例を示す回路図である。
【図２】本発明に係るロータリーエンコーダのパルス列
変換回路の動作を説明する為のタイミングチャートであ
る。
変換回路の動作を説明する為のタイミングチャートであ
る。
【図３】本発明に係るロータリーエンコーダのパルス列
変換回路が使用されたモータ制御システムの一位を示す
ブロック図である。
変換回路が使用されたモータ制御システムの一位を示す
ブロック図である。
【図４】従来のモータ制御システムの一例を示すブロッ
ク図である。
ク図である。
１乃至４ 端子
５，６ 出力端子
７ ノイズ検出回路
８，９ 波形整形回路
１２’ パルス列変換回路
Ｆ１ 乃至Ｆ４，Ｆ１１乃至Ｆ１４ Ｄ−フリップ・
フロップＩ１ 乃至Ｉ３，Ｉ１１乃至Ｉ１３ インバ
ータＧ１ 乃至Ｇ１５ ＮＡＮＤゲート Ｈ１ 乃至Ｈ４ ＮＯＲゲート
フロップＩ１ 乃至Ｉ３，Ｉ１１乃至Ｉ１３ インバ
ータＧ１ 乃至Ｇ１５ ＮＡＮＤゲート Ｈ１ 乃至Ｈ４ ＮＯＲゲート
Claims (1)
- 【請求項１】 ロータリーエンコーダからモータの回
転速度及び回転方向の情報を与える互いに９０度位相の
異なる第１と第２のパルスが供給されるパルス列変換回
路が、該第１のパルスが供給される第１のフリップ・フ
ロップと、該第１のフリップ・フロップからのパルスが
供給される第２のフリップ・フロップと、該第２のパル
スが供給される第３のフリップ・フロップと、該第３の
フリップ・フロップからのパルスが供給される第４のフ
リップ・フロップと、該第１のフリップ・フロップと該
第２のフリップ・フロップの夫々の出力パルスの一方の
エッジ間をパルス幅とし、クロックパルスに同期したパ
ルスを得る第１のゲートと、該第１のフリップ・フロッ
プと該第２のフリップ・フロップの夫々の出力パルスの
他方のエッジ間をパルス幅とし、クロックパルスに同期
したパルスを得る第２のゲートと、該第３のフリップ・
フロップと該第４のフリップ・フロップの夫々の出力パ
ルスの一方のエッジ間をパルス幅とし、クロックパルス
に同期したパルスを得る第３のゲートと、該第３のフリ
ップ・フロップと該第４のフリップ・フロップの夫々の
出力パルスの他方のエッジ間をパルス幅とし、クロック
パルスに同期したパルスを得る第４のゲートと、前記第
１乃至第４のゲートからの出力パルスが供給され、該第
１と該第３のフリップ・フロップからのパルスに基づい
てモータの回転方向に応じて一方が優先されて時系列的
に加算されたパルスを得る第１と第２のゲート群と、該
第１乃至該第４のゲートからの出力に混入した互いに同
期したパルスのみを検出するノイズ検出回路を構成する
第３のゲート群と、該第１のゲート群と該第３のゲート
群及び該第２のゲート群と該第３のゲート群からの出力
が夫々供給される第５と第６のゲートとからなり、該第
５と該第６のゲートを介してモータの回転速度及び回転
方向の情報を与えるパルス列を出力することを特徴とす
るロータリーエンコーダのパルス列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122239A JPH04324367A (ja) | 1991-04-24 | 1991-04-24 | ロータリーエンコーダのパルス列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122239A JPH04324367A (ja) | 1991-04-24 | 1991-04-24 | ロータリーエンコーダのパルス列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324367A true JPH04324367A (ja) | 1992-11-13 |
Family
ID=14831033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122239A Pending JPH04324367A (ja) | 1991-04-24 | 1991-04-24 | ロータリーエンコーダのパルス列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005345337A (ja) * | 2004-06-04 | 2005-12-15 | Auto Network Gijutsu Kenkyusho:Kk | エンコーダ信号処理システム |
| CN104776793A (zh) * | 2014-12-18 | 2015-07-15 | 宁波宏大纺织仪器有限公司 | 一种角度编码器的检测电路 |
-
1991
- 1991-04-24 JP JP3122239A patent/JPH04324367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005345337A (ja) * | 2004-06-04 | 2005-12-15 | Auto Network Gijutsu Kenkyusho:Kk | エンコーダ信号処理システム |
| CN104776793A (zh) * | 2014-12-18 | 2015-07-15 | 宁波宏大纺织仪器有限公司 | 一种角度编码器的检测电路 |
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