JPH0545092B2 - - Google Patents
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- JPH0545092B2 JPH0545092B2 JP1133486A JP1133486A JPH0545092B2 JP H0545092 B2 JPH0545092 B2 JP H0545092B2 JP 1133486 A JP1133486 A JP 1133486A JP 1133486 A JP1133486 A JP 1133486A JP H0545092 B2 JPH0545092 B2 JP H0545092B2
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- 230000005669 field effect Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプラズマ表示装置の如き大容量負荷の
駆動に適する高電圧デイジタル制御信号出力回路
に関する。
駆動に適する高電圧デイジタル制御信号出力回路
に関する。
プラズマ表示装置のような大容量負荷を駆動す
るには高電圧のデイジタル制御信号が必要である
が、この制御信号は、通常、PNPバイポーラ・
トランジスタとＮチヤネル形電界効果トランジス
タとを一つの基板上に複合形成した所謂バイ・モ
ス（Bi−MOS）構造の半導体回路により発生さ
れる。これはＰ，N2つのチヤネル形電界効果ト
ランジスタを双方に高耐圧特性をもたせて一つの
基板上に形成することが困難なことに起因し、高
耐圧のＣ−MOS半導体装置が容易に得られない
ことによる。従つて、Ｐチヤネル形に比し、動作
速度、電流容量共に有利なＮチヤネル形のものが
２個準備され、その一つにはPNPバイポーラ・
トランジスタからなる入力段が挿入されプツシユ
プル回路に構成されるのが通常である。
るには高電圧のデイジタル制御信号が必要である
が、この制御信号は、通常、PNPバイポーラ・
トランジスタとＮチヤネル形電界効果トランジス
タとを一つの基板上に複合形成した所謂バイ・モ
ス（Bi−MOS）構造の半導体回路により発生さ
れる。これはＰ，N2つのチヤネル形電界効果ト
ランジスタを双方に高耐圧特性をもたせて一つの
基板上に形成することが困難なことに起因し、高
耐圧のＣ−MOS半導体装置が容易に得られない
ことによる。従つて、Ｐチヤネル形に比し、動作
速度、電流容量共に有利なＮチヤネル形のものが
２個準備され、その一つにはPNPバイポーラ・
トランジスタからなる入力段が挿入されプツシユ
プル回路に構成されるのが通常である。
第２図に従来の高圧デイジタル制御信号出力回
路を示す。
路を示す。
この場合、PNPバイポーラ・トランジスタQ1
はエミツタ接地であり、そのベース電位を信号入
力時電源から通ずる電流による抵抗Ｒ１の両端電
圧によつて制御されて導通し、Ｎチヤネル形電界
効果トランジスタQ4のゲートおよびゲート、ソ
ース間に接続されたツエナー・ダイオードD1の
カソードに電源電位VDDをそれぞれ印加してこれ
を導通せしめるよう機能する。
はエミツタ接地であり、そのベース電位を信号入
力時電源から通ずる電流による抵抗Ｒ１の両端電
圧によつて制御されて導通し、Ｎチヤネル形電界
効果トランジスタQ4のゲートおよびゲート、ソ
ース間に接続されたツエナー・ダイオードD1の
カソードに電源電位VDDをそれぞれ印加してこれ
を導通せしめるよう機能する。
このプツシユプル回路は、信号入力の極性に応
答してＮチヤネル形電界効果トランジスタQ2，
Q4の何れか一つを導通させ、大きな容量負荷に
対する充電または放電作用を行ない得るので、Ｃ
−MOS回路に代わる高電圧のデイジタル制御信
号発生回路として用いられている。
答してＮチヤネル形電界効果トランジスタQ2，
Q4の何れか一つを導通させ、大きな容量負荷に
対する充電または放電作用を行ない得るので、Ｃ
−MOS回路に代わる高電圧のデイジタル制御信
号発生回路として用いられている。
しかしながら、この従来回路は、PNPバイポ
ーラ・トランジスタのベース電位制御に抵抗回路
を用いるので、抵抗損失による電力消費が大き
く、また、プラズマ表示装置の如き大容量負荷が
必要とする高い駆動電圧を出力することが容易で
ないという問題点を有する。
ーラ・トランジスタのベース電位制御に抵抗回路
を用いるので、抵抗損失による電力消費が大き
く、また、プラズマ表示装置の如き大容量負荷が
必要とする高い駆動電圧を出力することが容易で
ないという問題点を有する。
本発明の目的は、上記の情況に鑑み、きわめて
僅少の消費電力で大容量負荷を駆動するに充分な
高電圧デイジタル制御信号を出力し得る高電圧デ
イジタル制御信号出力回路を提供することであ
る。
僅少の消費電力で大容量負荷を駆動するに充分な
高電圧デイジタル制御信号を出力し得る高電圧デ
イジタル制御信号出力回路を提供することであ
る。
本発明の高電圧デイジタル制御信号出力回路
は、電源の高圧側および低圧側にエミツタおよび
ソースをそれぞれ接続し且つコレクタおよびドレ
インを互いに接続して前記電源の両端子間に直列
挿入されるPNPバイポーラ・トランジスタと第
１のＮチヤネル形電界効果トランジスタの直列回
路と、第１の信号入力および第２の信号入力とを
入力とするAND回路と、このAND回路の出力に
ゲートを接続し電源の低圧側にソースを接続し
PNPトランジスタのベースにドレインを接続し
た第２のＮチヤネル形電界効果トランジスタと、
前記第１の入力信号を入力に接続し前記第１のＮ
チヤネル形電界効果トランジスタのゲートに出力
を接続したインバータ回路と、電源の高圧側にド
レインを接続し、出力端子にソースを接続し
PNPトランジスタのコレクタにゲートを接続し
た第３のＮチヤネル形電界効果トランジスタと、
第３のＮチヤネル形電界効果トランジスタのゲー
トにカソードを接続し、ソースにアノードを接続
したツエナーダイオードと、出力端子と電源の低
圧側との間に接続された容量負荷とを含む。
は、電源の高圧側および低圧側にエミツタおよび
ソースをそれぞれ接続し且つコレクタおよびドレ
インを互いに接続して前記電源の両端子間に直列
挿入されるPNPバイポーラ・トランジスタと第
１のＮチヤネル形電界効果トランジスタの直列回
路と、第１の信号入力および第２の信号入力とを
入力とするAND回路と、このAND回路の出力に
ゲートを接続し電源の低圧側にソースを接続し
PNPトランジスタのベースにドレインを接続し
た第２のＮチヤネル形電界効果トランジスタと、
前記第１の入力信号を入力に接続し前記第１のＮ
チヤネル形電界効果トランジスタのゲートに出力
を接続したインバータ回路と、電源の高圧側にド
レインを接続し、出力端子にソースを接続し
PNPトランジスタのコレクタにゲートを接続し
た第３のＮチヤネル形電界効果トランジスタと、
第３のＮチヤネル形電界効果トランジスタのゲー
トにカソードを接続し、ソースにアノードを接続
したツエナーダイオードと、出力端子と電源の低
圧側との間に接続された容量負荷とを含む。
即ち、本発明によれば、プツシユプル回路の
PNPバイポーラトランジスタのベース電位を制
御する回路のＮチヤネル形電界効果トランジスタ
のゲート電位を制御する信号入力として、第１の
信号入力と第２の信号入力とのAND出力を用い
ることにより、任意の適切なタイミング、パルス
幅のON時間の設定が可能となり、PNPトランジ
スタのベース電位を制御する回路における損失電
力を大幅に低減することを可能とするものであ
る。
PNPバイポーラトランジスタのベース電位を制
御する回路のＮチヤネル形電界効果トランジスタ
のゲート電位を制御する信号入力として、第１の
信号入力と第２の信号入力とのAND出力を用い
ることにより、任意の適切なタイミング、パルス
幅のON時間の設定が可能となり、PNPトランジ
スタのベース電位を制御する回路における損失電
力を大幅に低減することを可能とするものであ
る。
第１図は、本発明の一実施例を示す接続回路図
である。本実施例では、電源VDDおよびVSS間に
直列接続されたPNPバイポーラトランジスタQ1
およびＮチヤネル形電界効果トランジスタQ2と、
第１の信号入力端子VIN1と第２の信号入力端子
VIN2とを入力とするAND回路Ｎ１と、ゲートを
Ｎ１の出力に、ソースを電源VSSに、ドレインを
PNPトランジスタQ1のベースに接続するＮチヤ
ネル形電界効果トランジスタQ3と、信号入力
VIN1とトランジスタQ2のゲートとの間に接続さ
れたインバータ回路Ｎ２と、トランジスタQ1の
コレクタにゲートを接続し、トランジスタQ1，
Q2の直列回路の回路節点Ｐ１にカソードを接続
するツエナ・ダイオードＤ１のアノードにソース
を接続するＮチヤネル形トランジスタQ4と、ト
ランジスタQ4のソースに接続される出力端子
VOUTと電源VSS端子との間に接続された容量負荷
C1とを含む。
である。本実施例では、電源VDDおよびVSS間に
直列接続されたPNPバイポーラトランジスタQ1
およびＮチヤネル形電界効果トランジスタQ2と、
第１の信号入力端子VIN1と第２の信号入力端子
VIN2とを入力とするAND回路Ｎ１と、ゲートを
Ｎ１の出力に、ソースを電源VSSに、ドレインを
PNPトランジスタQ1のベースに接続するＮチヤ
ネル形電界効果トランジスタQ3と、信号入力
VIN1とトランジスタQ2のゲートとの間に接続さ
れたインバータ回路Ｎ２と、トランジスタQ1の
コレクタにゲートを接続し、トランジスタQ1，
Q2の直列回路の回路節点Ｐ１にカソードを接続
するツエナ・ダイオードＤ１のアノードにソース
を接続するＮチヤネル形トランジスタQ4と、ト
ランジスタQ4のソースに接続される出力端子
VOUTと電源VSS端子との間に接続された容量負荷
C1とを含む。
第３図は本発明の実施例における入出力波形の
一例であり、同図ａ，ｂはそれぞれVIN1，VIN2の
入力波形を示し、同図ｃ，ｄ及びｅはそれぞれ
AND路Ｎ１、インバータ回路Ｎ２、出力端子
VOUTの出力波形を示す。
一例であり、同図ａ，ｂはそれぞれVIN1，VIN2の
入力波形を示し、同図ｃ，ｄ及びｅはそれぞれ
AND路Ｎ１、インバータ回路Ｎ２、出力端子
VOUTの出力波形を示す。
信号入力端子VIN1およびVIN2にはそれぞれ第３
図ａ，ｂに示す如き矩形波信号が入力される。
VIN1の入力信号が“０”から“１”に立上り、ほ
ぼ同時にVIN2の入力信号も“０”から“１”に立
上ることにより、AND回路Ｎ１の出力も第３図
ｃに示すように“０”から“１”に立上り、トラ
ンジスタQ3がONし、PNPバイポーラトランジ
スタQ1のベースが深くバイアスされONする。ト
ランジスタQ1のコレクタ電流はトランジスタQ4
のゲート容量を充電し、ツエナーダイオードＤ１
のカソードに電源VDDの電圧を印加するよう動作
する。トランジスタQ4がゲートに加わるツエナ
ーダイオードＤ１のツエナ電圧でONすると容量
負荷C1はトランジスタQ4のON電流により、大き
な電流で充電され、その蓄積電荷量を増大させて
高電圧を発生させ、出力端子VOUTから第３図ｅ
に示すように“１”レベルの外部制御信号を出力
する。
図ａ，ｂに示す如き矩形波信号が入力される。
VIN1の入力信号が“０”から“１”に立上り、ほ
ぼ同時にVIN2の入力信号も“０”から“１”に立
上ることにより、AND回路Ｎ１の出力も第３図
ｃに示すように“０”から“１”に立上り、トラ
ンジスタQ3がONし、PNPバイポーラトランジ
スタQ1のベースが深くバイアスされONする。ト
ランジスタQ1のコレクタ電流はトランジスタQ4
のゲート容量を充電し、ツエナーダイオードＤ１
のカソードに電源VDDの電圧を印加するよう動作
する。トランジスタQ4がゲートに加わるツエナ
ーダイオードＤ１のツエナ電圧でONすると容量
負荷C1はトランジスタQ4のON電流により、大き
な電流で充電され、その蓄積電荷量を増大させて
高電圧を発生させ、出力端子VOUTから第３図ｅ
に示すように“１”レベルの外部制御信号を出力
する。
ついで、VIN2の入力信号が“１”から“０”に
立下がると、AND回路Ｎ１の出力が“１”から
“０”になり、トランジスタQ3はOFF、トランジ
スタQ1もOFFとなるが、トランジスタQ4のゲー
ト容量の蓄積電荷が消滅するまでの期間、トラン
ジスタQ4はONであり、トランジスタQ4がOFF
となつた後も負荷が容量なので急激な電位の低下
は起こらず、短時間ならば、十分出力“１”状態
を保持する。
立下がると、AND回路Ｎ１の出力が“１”から
“０”になり、トランジスタQ3はOFF、トランジ
スタQ1もOFFとなるが、トランジスタQ4のゲー
ト容量の蓄積電荷が消滅するまでの期間、トラン
ジスタQ4はONであり、トランジスタQ4がOFF
となつた後も負荷が容量なので急激な電位の低下
は起こらず、短時間ならば、十分出力“１”状態
を保持する。
従つて、トランジスタQ4のプツシユ電流によ
り容量負荷C1を充電するのに必要にして十分な
パルス幅の入力信号を定め、信号入力端子に印加
することによつて、PNPトランジスタQ1のON
期間が短くなり、その間に抵抗回路で生ずる損失
電力を大幅に低減することが可能である。
り容量負荷C1を充電するのに必要にして十分な
パルス幅の入力信号を定め、信号入力端子に印加
することによつて、PNPトランジスタQ1のON
期間が短くなり、その間に抵抗回路で生ずる損失
電力を大幅に低減することが可能である。
信号入力端子VIN1の入力信号が“１”から
“０”に立下がるとインバータＮ２の出力が第３
図ｄに示すように“０”から“１”に立上りトラ
ンジスタQ2がONし、容量負荷C1の蓄積電荷をツ
エナダイオードＤ１を介して電源VSS（地気）へと
放電せしめる。即ち、出力端子VOUTから“０”
の外部制御信号が出力される。この間、AND回
路Ｎ１の出力はVIN２の入力信号の状態にかかわ
らず“０”を保持しトランジスタQ3，Q1，Q4と
もにOFF状態にある。
“０”に立下がるとインバータＮ２の出力が第３
図ｄに示すように“０”から“１”に立上りトラ
ンジスタQ2がONし、容量負荷C1の蓄積電荷をツ
エナダイオードＤ１を介して電源VSS（地気）へと
放電せしめる。即ち、出力端子VOUTから“０”
の外部制御信号が出力される。この間、AND回
路Ｎ１の出力はVIN２の入力信号の状態にかかわ
らず“０”を保持しトランジスタQ3，Q1，Q4と
もにOFF状態にある。
本実施例回路の模疑実験結果によれば、トラン
ジスタQ4のON時間は従来の信号入力端子VIN1の
みを用いた場合のON時間に比べ１／４程度で十
分、容量負荷C1を充電可能である。
ジスタQ4のON時間は従来の信号入力端子VIN1の
みを用いた場合のON時間に比べ１／４程度で十
分、容量負荷C1を充電可能である。
尚、本実施例で信号入力端子VIN2に信号入力端
子VIN1の２倍の周波数のパルスが入力されている
のは、信号入力端子VIN2に印加される入力信号を
変更せずに信号入力端子VIN1のみに印加される入
力信号の位相を反転させることにより出力信号
VOUTに得られる出力信号の位相を反転すること
が可能とするためである。
子VIN1の２倍の周波数のパルスが入力されている
のは、信号入力端子VIN2に印加される入力信号を
変更せずに信号入力端子VIN1のみに印加される入
力信号の位相を反転させることにより出力信号
VOUTに得られる出力信号の位相を反転すること
が可能とするためである。
以上の様に、本発明による回路を用いることに
より、適切なタイミングとパルス幅の入力信号を
用いて、高電圧デイジタル制御信号回路における
損失電力の大幅な低減を行なうことが可能であ
る。
より、適切なタイミングとパルス幅の入力信号を
用いて、高電圧デイジタル制御信号回路における
損失電力の大幅な低減を行なうことが可能であ
る。
また、本発明による回路を使用する場合、信号
入力端子VIN1，VIN2に本実施例のように別々の波
形を入力することが出来ない場合においても信号
入力端子VIN2を“１”状態に固定して用いること
により従来の回路と同じ動作が可能であるため、
従来の回路に比べ、汎用性は失なわれず使用する
条件、必要度に応じて適切な波形を入力すること
により各種の利用法が可能である。
入力端子VIN1，VIN2に本実施例のように別々の波
形を入力することが出来ない場合においても信号
入力端子VIN2を“１”状態に固定して用いること
により従来の回路と同じ動作が可能であるため、
従来の回路に比べ、汎用性は失なわれず使用する
条件、必要度に応じて適切な波形を入力すること
により各種の利用法が可能である。
以上詳細に説明したように、本発明によれば、
きわめて僅少の消費電力で充分な駆動能力をもつ
デイジタル制御信号を出力し得る回路を集積回路
内に容易に形成し得るので、プラズマ表示装置の
如き大容量の負荷駆動回路として顕著な効果を奏
し得る。
きわめて僅少の消費電力で充分な駆動能力をもつ
デイジタル制御信号を出力し得る回路を集積回路
内に容易に形成し得るので、プラズマ表示装置の
如き大容量の負荷駆動回路として顕著な効果を奏
し得る。
第１図は本発明の一実施例を示す接続回路図、
第２図は従来の高電圧デイジタル制御信号出力回
路の接続回路図、第３図ａ〜ｅは本発明の実施例
における入出力波形の一例を示す波形図である。 Q1……PNPバイポーラ・トランジスタ、Q2〜
Q4……Ｎチヤネル形電界効果トランジスタ、C1
……容量負荷、Ｄ１……ツエナダイオード、Ｒ１
……抵抗、VIN1……信号入力端子、VIN2……信号
入力端子、VOUT……出力端子、VDD，VSS……電
源、Ｎ１……AND回路、Ｎ２……インバータ回
路。
第２図は従来の高電圧デイジタル制御信号出力回
路の接続回路図、第３図ａ〜ｅは本発明の実施例
における入出力波形の一例を示す波形図である。 Q1……PNPバイポーラ・トランジスタ、Q2〜
Q4……Ｎチヤネル形電界効果トランジスタ、C1
……容量負荷、Ｄ１……ツエナダイオード、Ｒ１
……抵抗、VIN1……信号入力端子、VIN2……信号
入力端子、VOUT……出力端子、VDD，VSS……電
源、Ｎ１……AND回路、Ｎ２……インバータ回
路。
Claims (1)
- １ 電源の高圧側および低圧側にエミツタおよび
ソースをそれぞれ接続し且つコレクタおよびドレ
インを互いに接続して前記電源の両端子間に直列
挿入されるPNPバイポーラ・トランジスタと第
１のＮチヤネル形電界効果トランジスタの直列回
路と、第１の信号入力および第２の信号入力とを
入力とするAND回路と、該AND回路の出力にゲ
ートを接続し電源の低圧側にソースを接続し前記
PNPトランジスタのベースにドレインを接続し
た第２のＮチヤネル形電界効果トランジスタと、
前記第１の信号入力を入力に接続し前記第１のＮ
チヤネル形電界効果トランジスタのゲートに出力
を接続したインバータ回路と、前記電源の高圧側
にドレインを接続し、出力端子にソースを接続し
前記PNPトランジスタのコレクタにゲートを接
続した第３のＮチヤネル形電界効果トランジスタ
と、前記第３のＮチヤネル形電界効果トランジス
タのゲートにカソードを接続しソースにアノード
を接続したツエナーダイオードと、前記出力端子
と前記電源の低圧側との間に接続された容量負荷
とを含むことを特徴とする高電圧デイジタル制御
信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133486A JPS62169518A (ja) | 1986-01-21 | 1986-01-21 | 高電圧デイジタル制御信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133486A JPS62169518A (ja) | 1986-01-21 | 1986-01-21 | 高電圧デイジタル制御信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169518A JPS62169518A (ja) | 1987-07-25 |
| JPH0545092B2 true JPH0545092B2 (ja) | 1993-07-08 |
Family
ID=11775133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133486A Granted JPS62169518A (ja) | 1986-01-21 | 1986-01-21 | 高電圧デイジタル制御信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169518A (ja) |
-
1986
- 1986-01-21 JP JP1133486A patent/JPS62169518A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169518A (ja) | 1987-07-25 |
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