JPH0545099B2 - - Google Patents
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- JPH0545099B2 JPH0545099B2 JP60245395A JP24539585A JPH0545099B2 JP H0545099 B2 JPH0545099 B2 JP H0545099B2 JP 60245395 A JP60245395 A JP 60245395A JP 24539585 A JP24539585 A JP 24539585A JP H0545099 B2 JPH0545099 B2 JP H0545099B2
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- 230000005669 field effect Effects 0.000 claims description 24
- 238000003491 array Methods 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一致判定回路に関し、特に電界効果ト
ランジスタ（以下FETと略記する）により構成
するのに適する一致判定回路に関する。
ランジスタ（以下FETと略記する）により構成
するのに適する一致判定回路に関する。
従来の一致判定回路について図面を参照して説
明する。
明する。
第２図は、従来の一致判定回路の一例を示すブ
ロツク図である。
ロツク図である。
第２図に示す従来例は、コントロールデータ1
ならびにビツトデータR1，R3，R5を入力とする
NORゲート１と、コントロールデータ2ならび
にビツトデータR2，R3，R4を入力とするNORゲ
ート２と、コントロールデータ3ならびにビツト
データR1，R4，R5を入力とするNORゲート３
と、NORゲート１，２，３の出力を入力とし判
定出力Ｏを出力するNORゲート４とを備えて構
成されている。
ならびにビツトデータR1，R3，R5を入力とする
NORゲート１と、コントロールデータ2ならび
にビツトデータR2，R3，R4を入力とするNORゲ
ート２と、コントロールデータ3ならびにビツト
データR1，R4，R5を入力とするNORゲート３
と、NORゲート１，２，３の出力を入力とし判
定出力Ｏを出力するNORゲート４とを備えて構
成されている。
第２図に示す従来例の論理機能、すなわち入出
力関係は下記の論理式で表わされる。
力関係は下記の論理式で表わされる。
Ｏ＝（1＋R1＋R3＋R5）・（2＋R2＋R3＋R4）・
（3＋R1＋R4＋R5） ……(1) ただし判定出力Ｏの値を０、ビツトデータRi
（ｉは１〜５の整数）の値をRi、コントロールデ
ータ（ｊは１〜３の整数）の値をとする。
Ｏ・Ri・はいずれも“０”または“１”の論
理値である。
（3＋R1＋R4＋R5） ……(1) ただし判定出力Ｏの値を０、ビツトデータRi
（ｉは１〜５の整数）の値をRi、コントロールデ
ータ（ｊは１〜３の整数）の値をとする。
Ｏ・Ri・はいずれも“０”または“１”の論
理値である。
この論理機能を以下に述べるようにしてビツト
データの一致判定に用いる。
データの一致判定に用いる。
コントロールデータは同時に二つ以上“０”
にはならないコントロール信号である。1が
“０”の場合、2，3は共に“１”であるから
NORゲート２，３の出力は“０”になる。この
場合、ビツトデータ列（R1〜R5）＝（0X0X0）の
とき（ただしＸは任意の値）のみNORゲート１
の出力が“１”となり、NORゲート４の出力で
ある判定出力Ｏが“０”となり、その他の時は判
定出力Ｏは“１”となる。2が“０”の場合は同
様にして、ビツトデータ列（R1〜R5）＝（X000X）
のときのみ、また3が“０”の場合はビツトデー
タ列（R1〜R5）＝（0XX00）のときのみ判定出力
Ｏは“０”となる。
にはならないコントロール信号である。1が
“０”の場合、2，3は共に“１”であるから
NORゲート２，３の出力は“０”になる。この
場合、ビツトデータ列（R1〜R5）＝（0X0X0）の
とき（ただしＸは任意の値）のみNORゲート１
の出力が“１”となり、NORゲート４の出力で
ある判定出力Ｏが“０”となり、その他の時は判
定出力Ｏは“１”となる。2が“０”の場合は同
様にして、ビツトデータ列（R1〜R5）＝（X000X）
のときのみ、また3が“０”の場合はビツトデー
タ列（R1〜R5）＝（0XX00）のときのみ判定出力
Ｏは“０”となる。
すなわち第２図に示す従来例は、ビツトデータ
列（R1〜R5）がコントロールデータで指定さ
れた特定パターンに一致したとき判定出力Ｏを
“０”にし、一致しないとき判定出力Ｏを“１”
にする。このように、１式の形式の論理機能を有
する回路が汎用の一致判定回路として多用されて
いる。
列（R1〜R5）がコントロールデータで指定さ
れた特定パターンに一致したとき判定出力Ｏを
“０”にし、一致しないとき判定出力Ｏを“１”
にする。このように、１式の形式の論理機能を有
する回路が汎用の一致判定回路として多用されて
いる。
さて、第２図に示す従来例は、特定パターンの
数（とする）が３、一致判定をするビツトデー
タの数（ｍとする）が３、特定パターンを指定す
るコントロールデータの数（ｎとする）が１の場
合であり、NORゲート１〜４をCMOS論理ゲー
トで構成すると必要FET数は、２（ｍ＋ｎ＋
１）＝２×３（３＋１＋１）＝30となる。他の例と
して、＝10，ｍ＝５，ｎ＝１の場合、第２図に
示す従来例と同様に構成した一致判定回路は140
個のFETを必要とする。
数（とする）が３、一致判定をするビツトデー
タの数（ｍとする）が３、特定パターンを指定す
るコントロールデータの数（ｎとする）が１の場
合であり、NORゲート１〜４をCMOS論理ゲー
トで構成すると必要FET数は、２（ｍ＋ｎ＋
１）＝２×３（３＋１＋１）＝30となる。他の例と
して、＝10，ｍ＝５，ｎ＝１の場合、第２図に
示す従来例と同様に構成した一致判定回路は140
個のFETを必要とする。
以上説明したように従来の一致判定回路は、必
要FET数が多いので消費電力が大きいという欠
点があり、またIC化する際チツプの占有面積が
大きくなり配線も複雑になるという欠点がある。
要FET数が多いので消費電力が大きいという欠
点があり、またIC化する際チツプの占有面積が
大きくなり配線も複雑になるという欠点がある。
本発明の目的は、上記の欠点を解決して、必要
FET数の少い、しかも消費電力が小さい一致判
定回路を提供することにある。
FET数の少い、しかも消費電力が小さい一致判
定回路を提供することにある。
本発明の一致判定回路は、同一導電形である複
数の電界効果トランジスタを有し、前記電界効果
トランジスタのそれぞれの、ゲートを二値データ
のそれぞれの入力端子に、ドレインまたはソース
を第一の共通線に共通に、ソースまたはドレイン
を第二の共通線に共通に接続したトランジスタ配
列を複数組と、前記第一の共通線のそれぞれと電
源の第一の端子との間を周期的かつたがいに同時
にオンオフする、前記第一の共通線のそれぞれに
対応した第一のスイツチ用電界効果トランジスタ
と、前記第二の共通線と前記電源の第二の端子と
の間を、前記第一のスイツチ用電界効果トランジ
スタがオンまたはオフのときオフまたはオンにす
る第二のスイツチ用電界効果トランジスタと、前
記第一の共通線が前記電源の前記第一の端子の電
位に近いレベルであるときオン、前記電源の前記
第二の端子の電位に近いレベルであるときオフに
なる、前記第一の共通線のそれぞれに対応した第
三のスイツチ用電界効果トランジスタと、前記第
二のスイツチ用電界効果トランジスタがオンにな
るより遅れてオン、オフになるより早くオフにな
る、前記第一の共通線のそれぞれに対応した第四
のスイツチ用電界効果トランジスタと、前記電源
の前記第一の端子と判定出力端子との間を、前記
第一のスイツチ用電界効果トランジスタと同時に
オンオフする第五のスイツチ用電界効果トランジ
スタとを備え、前記第一の共通線のそれぞれに対
応する前記第三・第四のスイツチ用電界効果トラ
ンジスタをスイツチとして継続接続したスイツチ
の組のそれぞれを、前記電源の前記第二の端子と
前記判定出力端子との間に並列に接続して構成さ
れる。
数の電界効果トランジスタを有し、前記電界効果
トランジスタのそれぞれの、ゲートを二値データ
のそれぞれの入力端子に、ドレインまたはソース
を第一の共通線に共通に、ソースまたはドレイン
を第二の共通線に共通に接続したトランジスタ配
列を複数組と、前記第一の共通線のそれぞれと電
源の第一の端子との間を周期的かつたがいに同時
にオンオフする、前記第一の共通線のそれぞれに
対応した第一のスイツチ用電界効果トランジスタ
と、前記第二の共通線と前記電源の第二の端子と
の間を、前記第一のスイツチ用電界効果トランジ
スタがオンまたはオフのときオフまたはオンにす
る第二のスイツチ用電界効果トランジスタと、前
記第一の共通線が前記電源の前記第一の端子の電
位に近いレベルであるときオン、前記電源の前記
第二の端子の電位に近いレベルであるときオフに
なる、前記第一の共通線のそれぞれに対応した第
三のスイツチ用電界効果トランジスタと、前記第
二のスイツチ用電界効果トランジスタがオンにな
るより遅れてオン、オフになるより早くオフにな
る、前記第一の共通線のそれぞれに対応した第四
のスイツチ用電界効果トランジスタと、前記電源
の前記第一の端子と判定出力端子との間を、前記
第一のスイツチ用電界効果トランジスタと同時に
オンオフする第五のスイツチ用電界効果トランジ
スタとを備え、前記第一の共通線のそれぞれに対
応する前記第三・第四のスイツチ用電界効果トラ
ンジスタをスイツチとして継続接続したスイツチ
の組のそれぞれを、前記電源の前記第二の端子と
前記判定出力端子との間に並列に接続して構成さ
れる。
以下実施例を示す図面を参照して本発明につい
て詳細に説明する。
て詳細に説明する。
第１図は、本発明の一致判定回路の一実施例を
示す回路図である。
示す回路図である。
第１図に示す実施例は、ゲートにコントロール
データ1・ビツトデータR1・ビツトデータR3・
ビツトデータR5がそれぞれ入力し、ドレインが
共通に接続され、ソースも共通に接続されたそれ
ぞれＮ形のFETN11および３個のFETを有する
FET配列T1と、ゲートにコントロールデータ
S2・ビツトデータR2・ビツトデータR3・ビツト
データR4がそれぞれ入力し、ドレインが共通に
接続され、ソースも共通に接続されたそれぞれＮ
形のFETN12および３個のFETを有するFET配
列T2と、ゲートにコントロールデータ3・ビツ
トデータR1・ビツトデータR4・ビツトデータR5
がそれぞれ入力し、ドレインが共通に接続され、
ソースも共通に接続されたそれぞれＮ形の
FETN13および３個のFETを有するFET配列T3
と、Ｐ形のFET P11〜P13と、Ｎ形のFETN1と、
Ｎ形のFETN21〜N23と、Ｎ形のFETN31〜N33
と、Ｐ形のFETP1とを備えて構成されている。
データ1・ビツトデータR1・ビツトデータR3・
ビツトデータR5がそれぞれ入力し、ドレインが
共通に接続され、ソースも共通に接続されたそれ
ぞれＮ形のFETN11および３個のFETを有する
FET配列T1と、ゲートにコントロールデータ
S2・ビツトデータR2・ビツトデータR3・ビツト
データR4がそれぞれ入力し、ドレインが共通に
接続され、ソースも共通に接続されたそれぞれＮ
形のFETN12および３個のFETを有するFET配
列T2と、ゲートにコントロールデータ3・ビツ
トデータR1・ビツトデータR4・ビツトデータR5
がそれぞれ入力し、ドレインが共通に接続され、
ソースも共通に接続されたそれぞれＮ形の
FETN13および３個のFETを有するFET配列T3
と、Ｐ形のFET P11〜P13と、Ｎ形のFETN1と、
Ｎ形のFETN21〜N23と、Ｎ形のFETN31〜N33
と、Ｐ形のFETP1とを備えて構成されている。
FETP11，P12，P12の、ゲートに制御信号Ｐが
入力し、ソースは電源電圧VDDの端子に共通に、
ドレインはFET配列T1，T2，T3のドレイン共通
接続線のそれぞれに接続されている。FETN1の、
ゲートに制御信号Ｐが入力し、ソースは接地端子
GNDに接続され、ドレインにはFET配列T1〜T3
のソース共通接続線が共通に接続されている。
FETN21，N22，N23の、ゲートはFET配列T1，
T2，T3のドレイン共通接続線のそれぞれに、ソ
ースは接地端子GNDに共通に、ドレインは
FETN31，N32，N33のそれぞれのソースに接続
されている。FETN31，N32，N33の、ゲートに
制御信号Ｌが入力し、ドレインはFETP1のドレ
インに共通に接続されている。FETP1の、ゲー
トに制御信号Ｐが入力し、ソースは電源電圧VDD
の端子に接続されている。FETP1のドレインの
電位が判定出力Ｏとして取出される。FETN21，
N22，N23のゲートの電位である信号を信号0D1，
0D2，0D3とする。
入力し、ソースは電源電圧VDDの端子に共通に、
ドレインはFET配列T1，T2，T3のドレイン共通
接続線のそれぞれに接続されている。FETN1の、
ゲートに制御信号Ｐが入力し、ソースは接地端子
GNDに接続され、ドレインにはFET配列T1〜T3
のソース共通接続線が共通に接続されている。
FETN21，N22，N23の、ゲートはFET配列T1，
T2，T3のドレイン共通接続線のそれぞれに、ソ
ースは接地端子GNDに共通に、ドレインは
FETN31，N32，N33のそれぞれのソースに接続
されている。FETN31，N32，N33の、ゲートに
制御信号Ｌが入力し、ドレインはFETP1のドレ
インに共通に接続されている。FETP1の、ゲー
トに制御信号Ｐが入力し、ソースは電源電圧VDD
の端子に接続されている。FETP1のドレインの
電位が判定出力Ｏとして取出される。FETN21，
N22，N23のゲートの電位である信号を信号0D1，
0D2，0D3とする。
第３図は、第１図に示す実施例の動作を説明す
るためのタイムチヤートである。
るためのタイムチヤートである。
制御信号Ｐは、第３図に図示するように区間ａ
で“０”、区間ｂ，ｃ，ｄ，ｅ……で“１”にな
る信号である。制御信号Ｌは、制御信号Ｐが
“１”になるより区間b1の時間遅れて“１”にな
り、区間b2の時間“１”のままであり、制御信号
Ｐが“０”になるより区間b3の時間早く“０”に
なる信号である。
で“０”、区間ｂ，ｃ，ｄ，ｅ……で“１”にな
る信号である。制御信号Ｌは、制御信号Ｐが
“１”になるより区間b1の時間遅れて“１”にな
り、区間b2の時間“１”のままであり、制御信号
Ｐが“０”になるより区間b3の時間早く“０”に
なる信号である。
まず区間ａにおける動作について説明する。
この区間ではFETN1がオフであるからFET配
列T1〜T3のすべてのFETは接地端子GNDから切
離されている。しかもFETP1〜P3がオンである
からFETN21〜N23のゲートは電源電圧VDDの電
位にチヤージされる。またFETN31〜N33がオフ、
FETP1がオンであるからFETP1のドレインも電
源電圧VDDの電位にチヤージされる。したがつて
信号0D1〜0D3ならびに判定出力Ｏは電源電圧VDD
の電位、すなわち“１”になる。このように区間
ａは、FETN21〜N23のゲートならびにFETP1の
ドレインをプリチヤージして判定動作サイクルの
初期状態にセツトする区間である。FETP11〜
P13，FETN1ならびにFETP1はこのプリチヤー
ジ動作を制御するスイツチとして動作している。
列T1〜T3のすべてのFETは接地端子GNDから切
離されている。しかもFETP1〜P3がオンである
からFETN21〜N23のゲートは電源電圧VDDの電
位にチヤージされる。またFETN31〜N33がオフ、
FETP1がオンであるからFETP1のドレインも電
源電圧VDDの電位にチヤージされる。したがつて
信号0D1〜0D3ならびに判定出力Ｏは電源電圧VDD
の電位、すなわち“１”になる。このように区間
ａは、FETN21〜N23のゲートならびにFETP1の
ドレインをプリチヤージして判定動作サイクルの
初期状態にセツトする区間である。FETP11〜
P13，FETN1ならびにFETP1はこのプリチヤー
ジ動作を制御するスイツチとして動作している。
区間ｂは、ビツトデータ列（R1〜R5）がコン
トロールデータ1で指定された特定パターンに一
致するかどうかを判定する区間である。コントロ
ールデータ1が入力するFET配列T1にはビツト
データR1，R3，R5が入力するFETが含まれてい
るので、コントロールデータ1で指定される特定
パターンは（0X0X0）である。この区間、コン
トロールデータ1，2，3を“０”，“１”，“１
”
にする。FET配列T2，T3においてFETN12，
N13がオンであり、一方FETP12，P13はオフ、
FETN1はオンになるから、FETN22，N23は、ゲ
ートが接地端子GNDの電位（“０”の電位）とな
つてオフになる。この区間のビツトデータR1，
R3，R5はすべて“０”であるからFET配列T1の
すべてのFETはオフであり、FETN21は、ゲート
が区間ａでプリチヤージされたままであるからオ
ンとなつている。信号0D1，0D2，0D3はこのよう
にして“１”，“０”，“０”になる。区間b1はこの
ように信号0D1〜0D3を決定し、FETN21〜N23の
オンオフ状態を決定する区間である。区間b2で
は、FETN31〜N33がオンになり、一方FETP1は
オフになつているから、FETP1のドレインが
FETN31，N21を介して接地端子GNDの電位にチ
ヤージされ、判定出力Ｏは“０”になる。区間b2
はこのように信号0D1〜0D3の判定結果を読出す
区間である。区間b3は、FETN31〜N33をオフに
してFETP1のドレインを区間b2でチヤージされ
たままにする、すなわち読出した判定出力Ｏを保
持する区間である。区間b3中のタイミングtbにお
いて、保持されている判定出力Ｏをサンプルす
る。区間ｂにおけるビツトデータ列（R1〜R5）
は（01000）であり、コントロールデータ1で指
定された特定パターン（0X0X0）に一致してお
り、タイミングtbにおいて判定出力Ｏは“一致”
を示す値“０”になつている。
トロールデータ1で指定された特定パターンに一
致するかどうかを判定する区間である。コントロ
ールデータ1が入力するFET配列T1にはビツト
データR1，R3，R5が入力するFETが含まれてい
るので、コントロールデータ1で指定される特定
パターンは（0X0X0）である。この区間、コン
トロールデータ1，2，3を“０”，“１”，“１
”
にする。FET配列T2，T3においてFETN12，
N13がオンであり、一方FETP12，P13はオフ、
FETN1はオンになるから、FETN22，N23は、ゲ
ートが接地端子GNDの電位（“０”の電位）とな
つてオフになる。この区間のビツトデータR1，
R3，R5はすべて“０”であるからFET配列T1の
すべてのFETはオフであり、FETN21は、ゲート
が区間ａでプリチヤージされたままであるからオ
ンとなつている。信号0D1，0D2，0D3はこのよう
にして“１”，“０”，“０”になる。区間b1はこの
ように信号0D1〜0D3を決定し、FETN21〜N23の
オンオフ状態を決定する区間である。区間b2で
は、FETN31〜N33がオンになり、一方FETP1は
オフになつているから、FETP1のドレインが
FETN31，N21を介して接地端子GNDの電位にチ
ヤージされ、判定出力Ｏは“０”になる。区間b2
はこのように信号0D1〜0D3の判定結果を読出す
区間である。区間b3は、FETN31〜N33をオフに
してFETP1のドレインを区間b2でチヤージされ
たままにする、すなわち読出した判定出力Ｏを保
持する区間である。区間b3中のタイミングtbにお
いて、保持されている判定出力Ｏをサンプルす
る。区間ｂにおけるビツトデータ列（R1〜R5）
は（01000）であり、コントロールデータ1で指
定された特定パターン（0X0X0）に一致してお
り、タイミングtbにおいて判定出力Ｏは“一致”
を示す値“０”になつている。
区間ｃも、ビツトデータ列（R1〜R5）がコン
トロールデータ1で指定された特定パターン
（0X0X0）に一致するかどうかを判定する区間で
ある。この区間においても信号0D2，0D3は“０”
であり、FETN22，N23はオフになる。この区間
に、FET配列T1が有するFETの一つに値“１”
であるビツトデータR3が入力するので、この
FETがオンになり、FETN21のゲートは接地端子
GNDの電位になる。すなわち信号0D1も“０”
になる。したがつてFETN21もオフになり、
FETN31〜N33のオンオフに関係なくFETP1のド
レインは区間ａでプリチヤージされたままとな
り、判定出力Ｏはタイミングtcにおいて“１”で
ある。すなわち区間ｃにおけるビツトデータ列
（R1〜R5）は（00100）であり、コントロールデ
ータ1で指定された特定パターン（0X0X0）に
一致しないので、タイミングtcにおいて判定出力
Ｏは“不一致”を示す値“１”になつている。
トロールデータ1で指定された特定パターン
（0X0X0）に一致するかどうかを判定する区間で
ある。この区間においても信号0D2，0D3は“０”
であり、FETN22，N23はオフになる。この区間
に、FET配列T1が有するFETの一つに値“１”
であるビツトデータR3が入力するので、この
FETがオンになり、FETN21のゲートは接地端子
GNDの電位になる。すなわち信号0D1も“０”
になる。したがつてFETN21もオフになり、
FETN31〜N33のオンオフに関係なくFETP1のド
レインは区間ａでプリチヤージされたままとな
り、判定出力Ｏはタイミングtcにおいて“１”で
ある。すなわち区間ｃにおけるビツトデータ列
（R1〜R5）は（00100）であり、コントロールデ
ータ1で指定された特定パターン（0X0X0）に
一致しないので、タイミングtcにおいて判定出力
Ｏは“不一致”を示す値“１”になつている。
区間ｄは、ビツトデータ列（R1〜R5）がコン
トロールデータ2で指定された特定パターン一致
するかどうかを判定する区間である。コントロー
ルデータ2が入力するFET配列T2にはビツトデ
ータR2，R3，R4が入力するFETが含まれている
ので、コントロールデータ2で指定される特定パ
ターンは（X000X）である。この区間、コント
ロールデータ1，2，3を“１”，“０”，“１”
に
する。FET配列T1，T3においてFETN11，N13
がオンであり、したがつて信号0D1，0D3は“０”
になり、FETN21，N23がオフになる。この区間
に、FET配列T2が有するFETの一つに値“１”
であるビツトデータR4が入力するので、この
FETがオンになり、0D2も“０”になり、
FETN22はオフになる。このようにFETN21〜
N23がすべてオフになるから、FETN31〜N33の
オンオフに関係なくFETP1のドレインは区間ａ
でプリチヤージされたままとなり、タイミングtb
において判定出力Ｏは“１”である。すなわち区
間ｄにおけるビツトデータ列（R1〜R5）は
（00010）であり、コントロールデータ2で指定さ
れた特定パターン（X000X）に一致しないので、
タイミングtdにおいて判定出力Ｏは“１”になつ
ている。
トロールデータ2で指定された特定パターン一致
するかどうかを判定する区間である。コントロー
ルデータ2が入力するFET配列T2にはビツトデ
ータR2，R3，R4が入力するFETが含まれている
ので、コントロールデータ2で指定される特定パ
ターンは（X000X）である。この区間、コント
ロールデータ1，2，3を“１”，“０”，“１”
に
する。FET配列T1，T3においてFETN11，N13
がオンであり、したがつて信号0D1，0D3は“０”
になり、FETN21，N23がオフになる。この区間
に、FET配列T2が有するFETの一つに値“１”
であるビツトデータR4が入力するので、この
FETがオンになり、0D2も“０”になり、
FETN22はオフになる。このようにFETN21〜
N23がすべてオフになるから、FETN31〜N33の
オンオフに関係なくFETP1のドレインは区間ａ
でプリチヤージされたままとなり、タイミングtb
において判定出力Ｏは“１”である。すなわち区
間ｄにおけるビツトデータ列（R1〜R5）は
（00010）であり、コントロールデータ2で指定さ
れた特定パターン（X000X）に一致しないので、
タイミングtdにおいて判定出力Ｏは“１”になつ
ている。
区間ｅは、ビツトデータ列（R1〜R5）がコン
トロールデータ3で指定された特定パターンに一
致するかどうかを判定する区間である。コントロ
ールデータ3が入力するFET配列T3にはビツト
データR1，R4，R5が入力するFETが含まれてい
るので、コントロールデータ3で指定される特定
パターンは（0XX00）である。この区間、コン
トロールデータ1，2，3を“１”，“１”，“０
”
にする。FETN21，N22がオンであるから0D1，
0D2は“０”になる。この区間のビツトデータ
R1，R4，R5はすべて“０”であるからFET配列
T3のすべてのFETはオフであり、したがつて信
号0D3は“１”のまま、またFETN23はオンであ
る。したがつて制御信号Ｌが“１”になる区間に
FETP1のドレインが接地端子GNDの電位に変化
して、タイミングteにおける判定出力Ｏは“０”
である。すなわち区間ｅにおけるビツトデータ列
（R1〜R5）は（01000）であり、コントロールデ
ータ3で指定された特定パターン（0XX00）に
一致するので、タイミングteにおいて判定出力Ｏ
は“０”になつている。
トロールデータ3で指定された特定パターンに一
致するかどうかを判定する区間である。コントロ
ールデータ3が入力するFET配列T3にはビツト
データR1，R4，R5が入力するFETが含まれてい
るので、コントロールデータ3で指定される特定
パターンは（0XX00）である。この区間、コン
トロールデータ1，2，3を“１”，“１”，“０
”
にする。FETN21，N22がオンであるから0D1，
0D2は“０”になる。この区間のビツトデータ
R1，R4，R5はすべて“０”であるからFET配列
T3のすべてのFETはオフであり、したがつて信
号0D3は“１”のまま、またFETN23はオンであ
る。したがつて制御信号Ｌが“１”になる区間に
FETP1のドレインが接地端子GNDの電位に変化
して、タイミングteにおける判定出力Ｏは“０”
である。すなわち区間ｅにおけるビツトデータ列
（R1〜R5）は（01000）であり、コントロールデ
ータ3で指定された特定パターン（0XX00）に
一致するので、タイミングteにおいて判定出力Ｏ
は“０”になつている。
第４図は、第１図に示す実施例の入出力関係を
示す図面である。
示す図面である。
本図において、信号0D1，0D2，0D3は、それぞ
れに対応するコントロールデータ1，2，3が
“０”である場合の値として示されている。コン
トロールデータが“１”の場合、対応する信号
0Djが“１”になることはすでに説明したとうり
である。判定出力Ｏのうち“０”は特に枠で囲
み、判定結果が“一致”であることを示してあ
る。図中一部が省略されているが、省略したビツ
トデータ列（R1〜R5）で“一致”と判定される
ものはない。
れに対応するコントロールデータ1，2，3が
“０”である場合の値として示されている。コン
トロールデータが“１”の場合、対応する信号
0Djが“１”になることはすでに説明したとうり
である。判定出力Ｏのうち“０”は特に枠で囲
み、判定結果が“一致”であることを示してあ
る。図中一部が省略されているが、省略したビツ
トデータ列（R1〜R5）で“一致”と判定される
ものはない。
以上特定パターンの数＝３、一致判定をする
ビツトデータ数ｍ＝３、特定パターンを指定する
コントロールデータ数ｍ＝１の場合について本発
明の実施例を説明した。この場合の必要FET数
は、（ｍ＋ｎ＋３）＋２＝３（３＋１＋３）＋２
＝23となる。第１図に示す実施例と同じ論理機能
を有する従来の一致判定回路はすでに説明したよ
うに30個のFETを必要とした。＝10，ｍ＝５，
ｎ＝１の場合は、本発明によれば必要FET数が
92でよいのに対し、従来の一致判定回路では140
個のFETを必要とする。
ビツトデータ数ｍ＝３、特定パターンを指定する
コントロールデータ数ｍ＝１の場合について本発
明の実施例を説明した。この場合の必要FET数
は、（ｍ＋ｎ＋３）＋２＝３（３＋１＋３）＋２
＝23となる。第１図に示す実施例と同じ論理機能
を有する従来の一致判定回路はすでに説明したよ
うに30個のFETを必要とした。＝10，ｍ＝５，
ｎ＝１の場合は、本発明によれば必要FET数が
92でよいのに対し、従来の一致判定回路では140
個のFETを必要とする。
以上詳細に説明したように本発明の一致判定回
路は、ダイナミツク動作をするから出力レベルの
変化時において電源間に貫通電流が流れず、しか
も必要FET数が少いので消費電力が小さいとい
う効果があり、また必要FET数が少いのでチツ
プの占有面積が小さく配線が簡単になるという効
果がある。
路は、ダイナミツク動作をするから出力レベルの
変化時において電源間に貫通電流が流れず、しか
も必要FET数が少いので消費電力が小さいとい
う効果があり、また必要FET数が少いのでチツ
プの占有面積が小さく配線が簡単になるという効
果がある。
第１図は、本発明の一致判定回路の一実施例を
示す回路図、第２図は、従来の一致判定回路の一
例を示すブロツク図、第３図は、第１図に示す実
施例の動作を説明するためのタイムチヤート、第
４図は、第１図に示す実施例の入出力関係を示す
図面である。 N1，N11〜N13，N21〜N23，N31〜N33，P1，
P11〜P13……FET、T1〜T3……FET配列。
示す回路図、第２図は、従来の一致判定回路の一
例を示すブロツク図、第３図は、第１図に示す実
施例の動作を説明するためのタイムチヤート、第
４図は、第１図に示す実施例の入出力関係を示す
図面である。 N1，N11〜N13，N21〜N23，N31〜N33，P1，
P11〜P13……FET、T1〜T3……FET配列。
Claims (1)
- 【特許請求の範囲】 １ 同一導電形である複数の電界効果トランジス
タを有し、前記電界効果トランジスタのそれぞれ
の、ゲートを二値データのそれぞれの入力端子
に、ドレインまたはソースを第一の共通線に共通
に、ソースまたはドレインを第二の共通線に共通
に接続したトランジスタ配列を複数組と、 前記第一の共通線のそれぞれと電源の第一の端
子との間を周期的かつたがいに同時にオンオフす
る、前記第一の共通線のそれぞれに対応した第一
のスイツチ用電界効果トランジスタと、 前記第２の共通線と前記電源の第二の端子との
間を、前記第一のスイツチ用電界効果トランジス
タがオンまたはオフのときオフまたはオンにする
第二のスイツチ用電界効果トランジスタと、 前記第一の共通線が前記電源の前記第一の端子
の電位に近いレベルであるときオン、前記電源の
前記第二の端子の電位に近いレベルであるときオ
フになる、前記第一の共通線のそれぞれに対応し
た第三のスイツチ用電界効果トランジスタと、 前記第二のスイツチ用電界効果トランジスタが
オンになるより遅れてオン、オフになるより早く
オフになる、前記第一の共通線のそれぞれに対応
した第四のスイツチ用電界効果トランジスタと、 前記電源の前記第一の端子と判定出力端子との
間を、前記第一のスイツチ用電界効果トランジス
タと同時にオンオフする第五のスイツチ用電界効
果トランジスタと を備え、 前記第一の共通線のそれぞれに対応する前記第
三・第四のスイツチ用電界効果トランジスタをス
イツチとして継続接続したスイツチの組のそれぞ
れを、前記電源の前記第二の端子と前記判定出力
端子との間に並列に接続することを特徴とする一
致判定回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245395A JPS62104316A (ja) | 1985-10-31 | 1985-10-31 | 一致判定回路 |
| US06/925,306 US4751409A (en) | 1985-10-31 | 1986-10-31 | Coincidence decision circuit composed of MOS OR gate array and MOS AND gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245395A JPS62104316A (ja) | 1985-10-31 | 1985-10-31 | 一致判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104316A JPS62104316A (ja) | 1987-05-14 |
| JPH0545099B2 true JPH0545099B2 (ja) | 1993-07-08 |
Family
ID=17133016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245395A Granted JPS62104316A (ja) | 1985-10-31 | 1985-10-31 | 一致判定回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4751409A (ja) |
| JP (1) | JPS62104316A (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398101A (en) * | 1981-01-06 | 1983-08-09 | The United States Of America As Represented By The Department Of Health And Human Services | Four input coincidence detector |
| JPS5897922A (ja) * | 1981-12-07 | 1983-06-10 | Toshiba Corp | 論理積和回路 |
| US4502014A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Coincident pulse cancelling circuit |
| US4611133A (en) * | 1983-05-12 | 1986-09-09 | Codex Corporation | High speed fully precharged programmable logic array |
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
| US4583012A (en) * | 1983-10-20 | 1986-04-15 | General Instrument Corporation | Logical circuit array |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
-
1985
- 1985-10-31 JP JP60245395A patent/JPS62104316A/ja active Granted
-
1986
- 1986-10-31 US US06/925,306 patent/US4751409A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104316A (ja) | 1987-05-14 |
| US4751409A (en) | 1988-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |