JPH0546479A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】 【目的】ＴＬＢの検索処理とＬＲＵコードメモリの更新
処理を並行して実行できるようにし、アドレス変換の高
速化を図る。 【構成】ＬＲＵコードメモリ１１４に供給されるＴＬＢ
セレクトアドレスａは、レジスタ１２２で遅延され、そ
のＴＬＢセレクトアドレスａを用いたディレクトリメモ
リ１１２，１１３の検索処理の実行後に、ＬＲＵコード
メモリ１１４に供給される。このため、ディレクトリメ
モリ１１２，１１３とＬＲＵコードメモリ１１４に対す
るアドレスの供給タイミングが１サイクルずらされ、検
索結果に基づくＬＲＵコードメモリ１１４の更新処理
を、次の仮想アドレスに対するディレクトリメモリ１１
２，１１３の検索動処理とオーバーラップされて実行す
ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は高速アドレス変換バッ
ファ（ＴＬＢ）を用いて仮想ページアドレスとオフセッ
トアドレスから成る仮想アドレスを実アドレスに変換す
るアドレス変換装置に関する。

【０００２】

【従来の技術】一般に、２レベルセットアソシアティブ
方式の高速アドレス変換バッファ（ＴＬＢ）を用いたア
ドレス変換装置は、図５のように構成されている。

【０００３】すなわち、図５に示されているように、こ
のアドレス変換装置は、仮想アドレスレジスタ１１、レ
ベル“１”のディレクトリメモリ１２，レベル“０”の
ディレクトリメモリ１３、ＬＲＵコードメモリ１４、比
較器１５，１６、コントローラ１７、レベル“１”のデ
ータメモリ１８，レベル“０”のデータメモリ１９、セ
レクタ２０、マージ回路２１によって構成されている。

【０００４】ここで、レベル“１”および“０”のディ
レクトリメモリ１２，１３、およびレベル“１”および
“０”のデータメモリ１８，１９は、２レベルセットア
ソシアティブ方式の高速アドレス変換バッファ（ＴＬ
Ｂ）を構成するものである。

【０００５】このアドレス変換装置では、図６のタイミ
ングチャートに示されているように、１実行サイクルの
期間内にＴＬＢの検索とＬＲＵコードメモリ１４の更新
がシリアルに行われる。

【０００６】すなわち、まず、仮想アドレスレジスタ１
１には、アドレス変換すべき仮想ページアドレスとペー
ジ内オフセットアドレスから成る仮想アドレスが外部よ
り設定され、アドレス変換が完了するまで保持される。
レジスタ１１に設定された仮想ページアドレスの下位ビ
ット部のＴＬＢセレクトアドレス（ＶＰＧ）ａは、メモ
リ１２，１３，１４，１８，１９に共通に供給される。

【０００７】デレクトリメモリ１２，１３からは、その
メモリアクセスのための遅延時間経過後、ＴＬＢセレク
トアドレス（ＶＰＧ）ａによって指定されたエントリ内
のディレクトリ情報ｃ，ｄが読み出される。このディレ
クトリ情報ｃ，ｄは、それぞれデータメモリ１８，１９
の対応するエントリに登録されている実ページアドレス
に対応した仮想アドレスタグ（ＶＳＮ）を示しており、
比較回路１５，１６に供給されて、そこで、レジスタ１
１に設定された仮想ページアドレスの上位ビット部の仮
想アドレスタグ（ＶＳＮ）ｂと比較される。比較器１５
または１６で一致が検出された場合には、信号ｅまたは
ｆがオンとなる。信号ｅ，ｆはコントローラ１７に供給
される。

【０００８】また、データメモリ１８，１９からは、そ
のメモリアクセスのための遅延時間経過後、ＴＬＢセレ
クトアドレス（ＶＰＧ）ａによって指定されたエントリ
内の実ページアドレスｉ，ｊが読み出される。これら実
ページアドレスｉ，ｊは、セレクタ２０に供給される。

【０００９】比較器１５，１６からの出力ｅまたはｆの
一方がオンの場合、コントローラ１７は、セレクタ２０
を制御して、オンの出力に対応するレベルのデータメモ
リの内容を選択する。セレクタ２０の選択出力ｋは、マ
ージ回路２１に送られ、そこで、仮想アドレスレジスタ
１１のページ内オフセットアドレスｎと加算されて、実
アドレスが生成される。

【００１０】また、コントローラ１７は、比較器１５，
１６からの出力ｅとｆのどちらがオンであるかによっ
て、ＬＲＵコードメモリ１４の内容を更新するための異
なるＬＲＵコードを発生する。このＬＲＵコードは、レ
ベル“１”のＴＬＢ（ディレクトリメモリ１２，データ
メモリ１８）とレベル“０”のＴＬＢ（ディレクトリメ
モリ１３，データメモリ１９）のどちらを更新対象とす
るかを示すものであり、例えば、出力ｅがオンで出力ｆ
がオフの場合には、ＬＲＵコードの値は、レベル“０”
のＴＬＢを更新対象候補として指定するために“０”と
なる。一方、出力ｅがオフで出力ｆがオンの場合には、
ＬＲＵコードの値は、レベル“１”のＴＬＢを更新対象
候補として指定するために“１”となる。

【００１１】この後、コントローラ１７は、ＬＲＵコー
ドメモリ１４を制御して、発生したＬＲＵコードをＴＬ
Ｂセレクトアドレス（ＶＰＧ）ａによって指定されたエ
ントリに書き込み、これによってＬＲＵコードメモリ１
４の内容を更新する。以上で１つのアドレス変換動作が
終了し、仮想アドレスレジスタ１１には次の仮想アドレ
スが設定される。

【００１２】なお、ｅ，ｆ共にオフ、または共にオンで
あった場合には、ＴＬＢを用いずに図示しない演算装置
による所定の演算によってアドレス変換を行い、その変
換結果によりＴＬＢの内容を置き換えることになる。こ
の場合、レベル“０”とレベル“１”のどちらのＴＬＢ
を置き換え対象とするかは、ＬＲＵコードメモリ１４に
登録されたＬＲＵコードによって決定される。

【００１３】このように、従来のアドレス変換装置で
は、１つのアドレス変換サイクルで、ＴＬＢの検索処理
とその検索結果に基づくＬＲＵコードメモリ１４の更新
処理がシリアルに実行されるので、ＴＬＢのアクセス時
間の他にＬＲＵコードメモリ１４のアクセス時間が必要
となる。このＬＲＵコードメモリ１４を更新するために
要する時間は、アドレス変換動作の高速化を制限する大
きな要因となっている。

【００１４】

【発明が解決しようとする課題】従来では、１つのアド
レス変換サイクルで、ＴＬＢの検索処理とその検索結果
に基づくＬＲＵコードメモリの更新処理がシリアルに実
行されるので、アドレス変換動作に時間がかかる欠点が
あった。

【００１５】この発明はこのような点に鑑みてなされた
もので、２レベルセットアソシアティブ方式の高速アド
レス変換バッファを用いたアドレス変換装置において、
ＴＬＢの検索処理とＬＲＵコードメモリの更新処理を並
行して実行できるようにし、アドレス変換を高速に実行
できるアドレス変換装置を提供することを目的とする。

【００１６】

【課題を解決するための手段および作用】この発明は、
仮想ページアドレスとオフセットアドレスから成る仮想
アドレスを実アドレスに変換するアドレス変換装置にお
いて、前記仮想ページアドレスの所定ビットによって指
定される複数のエントリを有し、各エントリに、仮想ペ
ージアドレスと実ページアドレスとの対応を示す変換情
報が第１レベルと第２レベルの２組ずつ登録される２レ
ベルセットアソシアティブ方式のアドレス変換バッファ
と、前記仮想ページアドレスの前記所定ビットによって
指定される複数のエントリを有し、各エントリに、前記
アドレス変換バッファの対応するエントリに登録されて
いる前記第１レベルと第２レベルの２つの変換情報のう
ちでいずれか一方の変換情報を置き換え対象の変換情報
として指定する情報が登録される置き換え用メモリと、
前記仮想ページアドレスの前記所定ビットによってアド
レス変換バッファを検索し、その仮想ページアドレスに
対応する実ページアドレスの登録の有無を検出する検索
手段と、この検索手段による検出結果に基づいて前記置
き換え用メモリの情報を更新するための更新データを生
成する手段と、前記検索手段による前記アドレス変換バ
ッファの検索動作実行後に前記仮想ページアドレスの前
記所定ビットが前記置き換え用メモリに供給されるよう
に、前記仮想ページアドレスの前記所定ビットを所定期
間遅延して出力する手段とを具備し、前記更新データに
よる前記置き換え用メモリの更新動作を、次の仮想アド
レスに対する前記アドレス変換バッファの検索動作にオ
ーバーラップさせて実行することを特徴とする。

【００１７】このアドレス変換装置においては、置き換
え用メモリに供給される仮想ページアドレスの所定ビッ
トが遅延され、その仮想ページアドレスの所定ビットに
よるアドレス変換テーブルの検索処理の実行後に、その
置き換え用メモリに供給される。このため、アドレス変
換バッファと置き換え用メモリに対するアドレスの供給
タイミングが１サイクルずらされ、検索結果に基づく置
き換え用メモリの更新処理を、次の仮想アドレスに対す
るアドレス変換バッファの検索動処理とオーバーラップ
されて実行することが可能となる。したがって、１つの
アドレス変換サイクルにおいて、アドレス変換バッファ
の検索処理と置き換え用メモリの更新処理を並行して実
行できるようになり、アドレス変換を高速に実行するこ
とが可能となる。

【００１８】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１９】図１にはこの発明の一実施例に係わるアド
レス変換装置の構成が示されている。このアドレス変換
装置は、図５に示した従来の装置と同様に、２レベルセ
ットアソシアティブ方式の高速アドレス変換バッファ
（ＴＬＢ）を用いたアドレス変換を実行するものであ
り、仮想アドレスレジスタ１１１、レベル“１”のディ
レクトリメモリ１１２，レベル“０”のディレクトリメ
モリ１１３、ＬＲＵコードメモリ１１４、比較器１１
５，１１６、コントローラ１１７、レベル“１”のデー
タメモリ１１８，レベル“０”のデータメモリ１１９、
セレクタ１２０、マージ回路１２１、および遅延用レジ
スタ１２２を備えている。

【００２０】仮想アドレスレジスタ１１１には、仮想ペ
ージアドレスとページ内オフセットアドレス（ＲＡＤ）
ｎとからなる仮想アドレスが設定される。仮想ページア
ドレスは、仮想アドレスタグ（ＶＳＮ）ｂとＴＬＢセレ
クトアドレス（ＶＰＧ）ａから構成される。

【００２１】レベル“１”および“０”のディレクトリ
メモリ１１２，１１３、およびレベル“１”および
“０”のデータメモリ１１８，１１９は、２レベルセッ
トアソシアティブ方式の高速アドレス変換バッファ（Ｔ
ＬＢ）を構成するものである。この高速アドレス変換バ
ッファ（ＴＬＢ）は、主記憶上に定義されたアドレス変
換テーブルの一部の写しが登録され、主記憶よりも高速
にアクセスできるバッファ記憶である。

【００２２】レベル“１”および“０”のディレクトリ
メモリ１１２，１１３は、ＴＬＢセレクトアドレス（Ｖ
ＰＧ）ａによってアドレス指定される複数のエントリを
有しており、各エントリには、ＴＬＢディレクトリ情報
ｃ，ｄが登録されている。ディレクトリ情報ｃ，ｄは、
それぞれデータメモリ１１８，１１９の対応するエント
リに登録されている実ページアドレスに対応した仮想ア
ドレスタグ（ＶＳＮ）を示している。

【００２３】ＬＲＵコードメモリ１１４は、レベル
“１”と“０”の２つのＴＬＢのうちのどちらを置き換
え対象とするかをエントリ毎に指定するＬＲＵコードを
保持するためのものであり、ディレクトリメモリ１１
２，１１３の各々と同数のエントリを有している。ＬＲ
Ｕコードメモリ１１４のエントリは、レジスタ１２２で
保持されるＴＬＢセレクトアドレス（ＶＰＧ）ａ´によ
って指定される。

【００２４】ＬＲＵコードの値は、レベル“１”のＴＬ
Ｂ（ディレクトリメモリ１１２，データメモリ１１８）
を置き換え対象とする場合は“１”に設定され、レベル
“０”のＴＬＢ（ディレクトリメモリ１１３，データメ
モリ１１９）を置き換え対象とする場合は“０”に設定
される。

【００２５】図２には、ＬＲＵコードメモリ１１４の内
容の一例が示されている。図２においては、エントリ０
についてはレベル“１”のＴＬＢが置き換え対象であ
り、エントリ１についてはレベル“０”のＴＬＢが置き
換え対象であり、エントリ２についてはレベル“０”の
ＴＬＢが置き換え対象であり、エントリ３についてはレ
ベル“１”のＴＬＢが置き換え対象であり、エントリｎ
についてはレベル“１”のＴＬＢが置き換え対象である
場合が示されている。

【００２６】比較器１１５は、仮想アドレスレジスタ１
１１に設定されいる仮想アドレスタグ（ＶＳＮ）ｂとデ
ィレクトリメモリ１１２から読み出されたディレクトリ
情報ｃとを比較し、一致した際にオン状態の出力ｅを発
生する。同様に、比較器１１６は、仮想アドレスレジス
タ１１１に設定されいる仮想アドレスタグ（ＶＳＮ）ｂ
とディレクトリメモリ１１３から読み出されたディレク
トリ情報ｄとを比較し、一致した際にオン状態の出力ｆ
を発生する。

【００２７】コントローラ１１７は、このアドレス変換
装置全体の制御を行うものであり、比較器１１５，１１
６からの出力ｅ，ｆに基づいてＴＬＢのヒット／ミスヒ
ットを示す信号ｐを生成する。この信号ｐは、プロセッ
サ内の演算装置等に通知され、ＴＬＢミスヒットの際に
は、ＴＬＢのページ置き換え、およびアドレス変換のた
めの演算がその演算装置で実行される。ＴＬＢのページ
置き換えでは、所定エントリにおけるＬＲＵコードで指
定される側のレベルの情報が廃棄され、そこに、アドレ
ス変換テーブル内の該当するページの仮想ページアドレ
スと実ページアドレスとの対応情報が新たに登録され
る。

【００２８】また、コントローラ１１７は、データメモ
リ１１８，１１９、ディレクトリメモリ１１２，１１
３、ＬＲＵコードメモリ１１４のリード／ライト等の制
御をするための制御信号ｑ，ｒ，ｓ，ｔ，ｕを発生す
る。さらに、コントローラ１１７は、比較器１１５，１
１６からの出力ｅ，ｆに基づいてＬＲＵコードｈを生成
する。

【００２９】レベル“１”および“０”のデータメモリ
１１８，１１９は、ＴＬＢセレクトアドレス（ＶＰＧ）
ａによってアドレス指定される複数のエントリをそれぞ
れ有しており、これらデータメモリ１１８，１１９の各
エントリには、実ページアドレス（ＰＡＤ）ｉ，ｊがそ
れぞれ登録されている。実ページアドレス（ＰＡＤ）
ｉ，ｊは、それぞれディレクトリメモリ１１２，１１３
の対応するエントリに登録されている仮想アドレスタグ
（ＶＳＮ）に対応した主記憶上の実ページアドレスを示
している。

【００３０】セレクタ１２０は、比較器１５，１６から
の出力ｅ，ｆに基づいてコントローラ１７によって制御
され、オン出力に対応するレベルのデータメモリの内容
を選択する。セレクタ２０の選択出力ｋは、マージ回路
２１に送られ、そこで、仮想アドレスレジスタ１１のペ
ージ内オフセットアドレスｎと加算（接合）されて、実
アドレスが生成される。

【００３１】レジスタ１２２は、ＴＬＢセレクトアドレ
ス（ＶＰＧ）ａを受信し、それをクロックＣＬＫの立ち
上がりでラッチしてアドレスａ´として出力する。クロ
ックＣＬＫは、各アドレス変換サイクルの終縁で立ち上
がるように制御され、これによってアドレスａ´の内容
は１アドレス変換サイクル前のＴＬＢセレクトアドレス
（ＶＰＧ）ａと同一となる。このレジスタ１２２は、図
３に示されているように、例えば、Ｄフリップフロップ
のアレイによって構成できる。次に、図４のタイミング
チャートを参照して、図１のアドレス変換装置の動作を
説明する。

【００３２】サイクルＩにて、仮想アドレスレジスタ１
１１には、アドレス変換すべき仮想ページアドレスとペ
ージ内オフセットアドレスから成る仮想アドレス１が外
部より設定される。レジスタ１１１に設定された仮想ペ
ージアドレスの下位ビット部のＴＬＢセレクトアドレス
（ＶＰＧ）ａは、メモリ１１２，１１３，１１８，１１
９、およびレジスタ１２２に共通に供給される。

【００３３】ディレクトリメモリ１１２，１１３から
は、そのメモリアクセスのための遅延時間経過後、ＴＬ
Ｂセレクトアドレス（ＶＰＧ）ａによって指定されたエ
ントリ内のディレクトリ情報ｃ，ｄが読み出される。こ
のディレクトリ情報ｃ，ｄは、それぞれデータメモリ１
８，１９の対応するエントリに登録されている実ページ
アドレスに対応した仮想アドレスタグ（ＶＳＮ）を示し
ており、比較回路１１５，１１６に供給されて、そこ
で、レジスタ１１１に設定された仮想ページアドレスの
上位ビット部の仮想アドレスタグ（ＶＳＮ）ｂと比較さ
れる。

【００３４】比較器１５または１６で一致が検出された
場合には、信号ｅまたはｆがオンとなる。信号ｅ，ｆは
コントローラ１７に供給される。コントローラ１７は、
信号ｅ，ｆのオン／オフ情報を記憶する。

【００３５】また、サイクルＩにおいては、データメモ
リ１８，１９からも、そのメモリアクセスのための遅延
時間経過後、ＴＬＢセレクトアドレス（ＶＰＧ）ａによ
って指定されたエントリ内の実ページアドレスｉ，ｊが
読み出される。これら実ページアドレスｉ，ｊは、セレ
クタ２０に供給される。

【００３６】サイクルＩ＋１においては、コントローラ
１１７は、前サイクルで記憶しておいた信号ｅ，ｆのオ
ン／オフ情報に基づいてセレクタ２０を制御し、前サイ
クルで一致が検出された側のレベルのデータメモリの内
容を物理ページアドレスｋとしてマージ回路１２１に供
給し、そこで実アドレスが生成される。

【００３７】また、コントローラ１１７は、信号ｅ，ｆ
のどちらがオンであったかによって異なるＬＲＵコード
ｈを生成すると共に、書き込みイネーブル信号ＷＥ￣を
ＬＲＵコードメモリ１１４に供給する。この時、レジス
タ１２２には、１サイクル前のＴＬＢセレクトアドレス
（ＶＰＧ）ａの内容が保持されているため、このときメ
モリ１１４に供給されるアドレスは、仮想アドレス１に
対応するアドレスとなっている。このため、ＬＲＵコー
ドメモリ１１４の仮想アドレス１で指定されるエントリ
にＬＲＵコードｈが書き込まれることになり、これによ
ってＬＲＵコードメモリ１１４の内容が更新される。

【００３８】また、サイクルＩ＋１においては、以上の
動作とオーバーラップして、仮想アドレス２に対するＴ
ＬＢの検索処理（サイクルＩにおいて仮想アドレス１に
対して行われたのと同じ動作）が行われる。

【００３９】以上のように、この実施例においては、Ｌ
ＲＵコードメモリ１１４に供給されるＴＬＢセレクトア
ドレス（ＶＰＧ）ａがレジスタ１２２で遅延され、ＴＬ
Ｂセレクトアドレス（ＶＰＧ）ａによるディレクトリメ
モリ１１２，１１３の検索処理の実行後に、ＬＲＵコー
ドメモリ１１４に供給される。このため、ディレクトリ
メモリ１１２，１１３とＬＲＵコードメモリ１１４に対
するアドレスの供給タイミングが１サイクルずらされ、
検索結果に基づくＬＲＵコードメモリ１１４の更新処理
を、次の仮想アドレスに対するディレクトリメモリ１１
２，１１３の検索動処理とオーバーラップされて実行す
ることが可能となる。

【００４０】したがって、１つのアドレス変換サイクル
において、ＴＢＬの検索処理とＬＲＵコードメモリ１１
４の更新処理を並行して実行できるようになり、アドレ
ス変換を高速に実行することが可能となる。

【００４１】

【発明の効果】以上のように、この発明によれば、２レ
ベルセットアソシアティブ方式の高速アドレス変換バッ
ファを用いたアドレス変換装置において、ＴＬＢの検索
処理とＬＲＵコードメモリの更新処理を並行して実行で
きるようになり、アドレス変換を高速に実行することが
可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるアドレス変換装置
のシステム構成を示すブロック図。

【図２】図１に示したアドレス変換装置に設けられてい
るＬＲＵコードメモリの内容の一例を示す図。

【図３】図１に示したアドレス変換装置に設けられてい
る遅延用レジスタの具体的構成の一例を示す図。

【図４】図１に示したアドレス変換装置の動作を説明す
るタイミングチャート。

【図５】従来のアドレス変換装置のシステム構成を示す
ブロック図。

【図６】図５に示したアドレス変換装置の動作を説明す
るタイミングチャート。

【符号の説明】

１１２，１１３…ディレクトリメモリ、１１４…ＬＲＵ
コードメモリ、１１８，１１９…データメモリ、１１７
…コントローラ、１２２…遅延用レジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 仮想ページアドレスとオフセットアドレ
   スから成る仮想アドレスを実アドレスに変換するアドレ
   ス変換装置において、 前記仮想ページアドレスの所定ビットによって指定され
   る複数のエントリを有し、各エントリに、仮想ページア
   ドレスと実ページアドレスとの対応を示す変換情報が第
   １レベルと第２レベルの２組ずつ登録される２レベルセ
   ットアソシアティブ方式のアドレス変換バッファと、 前記仮想ページアドレスの前記所定ビットによって指定
   される複数のエントリを有し、各エントリに、前記アド
   レス変換バッファの対応するエントリに登録されている
   前記第１レベルと第２レベルの２つの変換情報のうちで
   いずれか一方の変換情報を置き換え対象の変換情報とし
   て指定する情報が登録される置き換え用メモリと、 前記仮想ページアドレスの前記所定ビットによってアド
   レス変換バッファを検索し、その仮想ページアドレスに
   対応する実ページアドレスの登録の有無を検出する検索
   手段と、 この検索手段による検出結果に基づいて前記置き換え用
   メモリの情報を更新するための更新データを生成する手
   段と、 前記検索手段による前記アドレス変換バッファの検索動
   作実行後に前記仮想ページアドレスの前記所定ビットが
   前記置き換え用メモリに供給されるように、前記仮想ペ
   ージアドレスの前記所定ビットを所定期間遅延して出力
   する手段とを具備し、 前記更新データによる前記置き換え用メモリの更新動作
   を、次の仮想アドレスに対する前記アドレス変換バッフ
   ァの検索動作にオーバーラップさせて実行することを特
   徴とするアドレス変換装置。