JPH0697440B2 - アドレス変換バッファ制御方式 - Google Patents
アドレス変換バッファ制御方式Info
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- JPH0697440B2 JPH0697440B2 JP63297038A JP29703888A JPH0697440B2 JP H0697440 B2 JPH0697440 B2 JP H0697440B2 JP 63297038 A JP63297038 A JP 63297038A JP 29703888 A JP29703888 A JP 29703888A JP H0697440 B2 JPH0697440 B2 JP H0697440B2
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- 239000000872 buffer Substances 0.000 title claims description 83
- 238000000034 method Methods 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 48
- 238000003491 array Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はアドレス変換バッファ制御方式に関し、特に複
数のアドレス変換バッファを有する情報処理装置におけ
るアドレス変換バッファ制御方式に関するものである。
数のアドレス変換バッファを有する情報処理装置におけ
るアドレス変換バッファ制御方式に関するものである。
従来技術 従来、論理アドレスから物理アドレスへのアドレス変換
のためのアドレス変換バッファを複数個有する情報処理
システムでは、これ等アドレス変換バッファから求めら
れたアドレス変換対のなかから唯一の変換対を求めるた
めに選択回路を必要とする。従って、この唯一のアドレ
ス変換対がどのアドレス変換バッファ内に存在するかを
判定し、このアドレス変換バッファから変換された目的
とする実アドレスを得るようになっている。
のためのアドレス変換バッファを複数個有する情報処理
システムでは、これ等アドレス変換バッファから求めら
れたアドレス変換対のなかから唯一の変換対を求めるた
めに選択回路を必要とする。従って、この唯一のアドレ
ス変換対がどのアドレス変換バッファ内に存在するかを
判定し、このアドレス変換バッファから変換された目的
とする実アドレスを得るようになっている。
この様な従来のアドレス変換バッファ制御方式では、唯
一の変換対がどのアドレス変換バッファに存在するかを
判定してから、そのアドレス変換バッファの実アドレス
を選択してキャッシュメモリを牽引するようになってい
るので、実アドレスを得るまでのゲート遅延が大きくな
り、よって、システムのマシンサイクルを小さくできな
いという欠点を有している。
一の変換対がどのアドレス変換バッファに存在するかを
判定してから、そのアドレス変換バッファの実アドレス
を選択してキャッシュメモリを牽引するようになってい
るので、実アドレスを得るまでのゲート遅延が大きくな
り、よって、システムのマシンサイクルを小さくできな
いという欠点を有している。
発明の目的 本発明の目的は、マシンサイクルを決定するアドレス変
換バッファからの実アドレス牽引パスを単純化すること
により、ゲート遅延を少なくし、マシンサイクルの短縮
化を図るようにしたアドレス変換バッファ制御方式を提
供することである。
換バッファからの実アドレス牽引パスを単純化すること
により、ゲート遅延を少なくし、マシンサイクルの短縮
化を図るようにしたアドレス変換バッファ制御方式を提
供することである。
発明の構成 本発明によるアドレス変換バッファ制御方式は、論理ア
ドレスと実アドレスとの変換対を夫々複数組格納し命令
アドレス及びオペランドによる牽引の各々に対して個別
のアドレス牽引順序が予め付与された複数のアドレス変
換バッファと、前記命令アドレス若しくはオペランドア
ドレスの牽引に応答して当該牽引順序に従って前記アド
レス変換バッファから順次牽引結果を択一的に導出する
選択手段と、この選択手段の出力に目的とするアドレス
変換対の存在を検出する検出手段と、この検出手段によ
り前記目的とするアドレス変換対が牽引順序第１位のア
ドレス変換バッファ内に存在しないことが検出されたと
き、それ以外の他のアドレス変換バッファ内に存在する
前記目的とするアドレス変換対を前記牽引順序第１位の
アドレス変換バッファのアドレス変換対の一つに置換制
御する置換手段とを含み、前記牽引順序第１のアドレス
変換バッファから目的とする命令実アドレス及びオペラ
ンド実アドレスの各々を導出可能としたことを特徴とす
る。
ドレスと実アドレスとの変換対を夫々複数組格納し命令
アドレス及びオペランドによる牽引の各々に対して個別
のアドレス牽引順序が予め付与された複数のアドレス変
換バッファと、前記命令アドレス若しくはオペランドア
ドレスの牽引に応答して当該牽引順序に従って前記アド
レス変換バッファから順次牽引結果を択一的に導出する
選択手段と、この選択手段の出力に目的とするアドレス
変換対の存在を検出する検出手段と、この検出手段によ
り前記目的とするアドレス変換対が牽引順序第１位のア
ドレス変換バッファ内に存在しないことが検出されたと
き、それ以外の他のアドレス変換バッファ内に存在する
前記目的とするアドレス変換対を前記牽引順序第１位の
アドレス変換バッファのアドレス変換対の一つに置換制
御する置換手段とを含み、前記牽引順序第１のアドレス
変換バッファから目的とする命令実アドレス及びオペラ
ンド実アドレスの各々を導出可能としたことを特徴とす
る。
実施例 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。論理ア
ドレスレジスタ（LAR）１はリクエスト要求元より送ら
れてきた論理アドレスを保持するレジスタであり、保持
される論理アドレスはセグメント番号Ｓ、ページ番号
Ｐ、ページ内ラインアドレスＬにより構成される。論理
アドレスから実アドレスへの変換においては、セグメン
ト番号Ｓとページ番号Ｐとが変換され、ページ内ライン
アドレスＬは変換を受けず、そのまま実アドレスの一部
として用いられる。
ドレスレジスタ（LAR）１はリクエスト要求元より送ら
れてきた論理アドレスを保持するレジスタであり、保持
される論理アドレスはセグメント番号Ｓ、ページ番号
Ｐ、ページ内ラインアドレスＬにより構成される。論理
アドレスから実アドレスへの変換においては、セグメン
ト番号Ｓとページ番号Ｐとが変換され、ページ内ライン
アドレスＬは変換を受けず、そのまま実アドレスの一部
として用いられる。
I/Oフラグレジスタ２は要求元からのリクエストが命令
語のフェッチリクエストであるか、オペランドデータの
フェッチリクエストであるかを表示するレジスタであ
り、リクエスト要求元より論理アドレスのレジスタ１へ
のセットと共にセットされる。
語のフェッチリクエストであるか、オペランドデータの
フェッチリクエストであるかを表示するレジスタであ
り、リクエスト要求元より論理アドレスのレジスタ１へ
のセットと共にセットされる。
アドレス変換バファ書込みデータレジスタ（TBWR）３〜
６はアドレス変換バッファへの登録情報を保持するレジ
スタである。アドレス変換バッファ（TLB）７〜10は論
理アドレスから実アドレスへの高速変換を行なうバッフ
ァであり、本実施例では４つのバッファを備えている。
すなわち４レベル構成となっている。
６はアドレス変換バッファへの登録情報を保持するレジ
スタである。アドレス変換バッファ（TLB）７〜10は論
理アドレスから実アドレスへの高速変換を行なうバッフ
ァであり、本実施例では４つのバッファを備えている。
すなわち４レベル構成となっている。
実アドレスレジスタ（PAR）11はアドレス変換バッファ
７〜10によって変換された実アドレスを保持するレジス
タであり、その実アドレスは、命令語をフェッチするリ
クエストの場合には、アドレス変換バッファ７より供給
され、オペランドデータをフェッチするリクエストの場
合には、アドレス変換バッファ10より固定的に供給され
る。
７〜10によって変換された実アドレスを保持するレジス
タであり、その実アドレスは、命令語をフェッチするリ
クエストの場合には、アドレス変換バッファ７より供給
され、オペランドデータをフェッチするリクエストの場
合には、アドレス変換バッファ10より固定的に供給され
る。
アドレスアレイ（AA）12,13はフェッチすべき命令語及
びオペランドデータがデータアレイDA14,15のどの場所
に格納されているかの情報を保持するバッファであり、
本実施例では、ドレスアレイ及びデータアレイ共に２レ
ベルの構成となっている。データアレイ14,15は命令語
及びオペランドデータを格納するバッファである。デー
タアレイ読出しレジスタ（DAR）16はデータアレイ14,15
より読出された命令語及びオペランドデータを保持する
レジスタである。
びオペランドデータがデータアレイDA14,15のどの場所
に格納されているかの情報を保持するバッファであり、
本実施例では、ドレスアレイ及びデータアレイ共に２レ
ベルの構成となっている。データアレイ14,15は命令語
及びオペランドデータを格納するバッファである。デー
タアレイ読出しレジスタ（DAR）16はデータアレイ14,15
より読出された命令語及びオペランドデータを保持する
レジスタである。
実アドレスがレジスタ11にセットされると、このレジス
タ11の下位アドレス部によって、アドレスアレイ12,13
とデータアレイ14,15とが同時に牽引される。アドレス
アレイ12,13内には実アドレスの上位部が登録されてお
り、この上位アドレス部が読出されてそれぞれ対応した
キャッシュヒット検出比較器17,18に供給される。キャ
ッシュヒット検出比較器17,18では、レジスタ11にセッ
トされた実アドレスの上位アドレス部とアドレスアレイ
12,13から読出された実アドレスの上位アドレス部とが
比較され、フェッチすべき命令語またはオペランドデー
タがデータアレイ14,15のいずれに存在するかが判定さ
れる。その結果によって、データアレイ14,15から読出
されたデータが、セレクタ46によってセレクトされ、デ
ータ読出しレジスタ16にセットされてリクエスト要求元
に該当する命令語又はオペランドデータが送出される。
タ11の下位アドレス部によって、アドレスアレイ12,13
とデータアレイ14,15とが同時に牽引される。アドレス
アレイ12,13内には実アドレスの上位部が登録されてお
り、この上位アドレス部が読出されてそれぞれ対応した
キャッシュヒット検出比較器17,18に供給される。キャ
ッシュヒット検出比較器17,18では、レジスタ11にセッ
トされた実アドレスの上位アドレス部とアドレスアレイ
12,13から読出された実アドレスの上位アドレス部とが
比較され、フェッチすべき命令語またはオペランドデー
タがデータアレイ14,15のいずれに存在するかが判定さ
れる。その結果によって、データアレイ14,15から読出
されたデータが、セレクタ46によってセレクトされ、デ
ータ読出しレジスタ16にセットされてリクエスト要求元
に該当する命令語又はオペランドデータが送出される。
TLB制御回路19及びキャッシュ制御回路20はそれぞれア
ドレス変換バッファ及びキャッシュ周辺の制御を行な
う。
ドレス変換バッファ及びキャッシュ周辺の制御を行な
う。
上位、論理アドレスから実アドレスの変換を経て命令語
及びオペランドデータのフェッチを行なうまでの概略を
述べたが、以下では本発明における特徴的動作について
詳細に説明する。いま、リクエスト要求元からのリクエ
ストが命令語の読出しリクエストであるとする。命令語
の読出し要求であることは、リクエスト要求元より、I/
Oフラグレジスタ２に命令読出しフラグがセットされ、T
LB制御回路19に通知される。
及びオペランドデータのフェッチを行なうまでの概略を
述べたが、以下では本発明における特徴的動作について
詳細に説明する。いま、リクエスト要求元からのリクエ
ストが命令語の読出しリクエストであるとする。命令語
の読出し要求であることは、リクエスト要求元より、I/
Oフラグレジスタ２に命令読出しフラグがセットされ、T
LB制御回路19に通知される。
レジスタ１にセットされた論理アドレスのうち、セグメ
ント番号Ｓとページ番号Ｐの一部を牽引アドレスとし
て、アドレス変換バッファ７〜10がアドレスされ、これ
等アドレス変換バッファよりデータ部とキー部（アドレ
ス変換バッファ７〜10の牽引アドレスとして使われなか
ったセグメント番号及びページ番号部分）が読出され、
このうちのキー部がセレクタ44でセレクトされる。
ント番号Ｓとページ番号Ｐの一部を牽引アドレスとし
て、アドレス変換バッファ７〜10がアドレスされ、これ
等アドレス変換バッファよりデータ部とキー部（アドレ
ス変換バッファ７〜10の牽引アドレスとして使われなか
ったセグメント番号及びページ番号部分）が読出され、
このうちのキー部がセレクタ44でセレクトされる。
レジスタ１に論理アドレスがセットされると、TLBL制御
回路19はセレクタ44にアドレス変換バッファ７のキー部
をセレクトするように指示する。つまり、変換バッファ
７のキー部がTLBヒット検出比較器21に供給され、論理
アドレスレジスタ１のアドレスと比較される。比較の結
果一致した場合には、ヒット信号がTLB制御回路19に通
知され、交換バッファ７のデータ部、すなわち実アドレ
スがレジスタ11にセットされてこの実アドレスでキャッ
シュメモリアクセスが行なわれる。
回路19はセレクタ44にアドレス変換バッファ７のキー部
をセレクトするように指示する。つまり、変換バッファ
７のキー部がTLBヒット検出比較器21に供給され、論理
アドレスレジスタ１のアドレスと比較される。比較の結
果一致した場合には、ヒット信号がTLB制御回路19に通
知され、交換バッファ７のデータ部、すなわち実アドレ
スがレジスタ11にセットされてこの実アドレスでキャッ
シュメモリアクセスが行なわれる。
比較結果が不一致の場合には、ミスヒット信号がTLB制
御回路19へ通知される。TLB制御回路は変換バッファ７
のミスヒット信号を受取ると、セクタ44に対して変換バ
ッファ８の出力を選択するように指示する。セレクタ44
で変換バッファ８の出力が選択されると、変換バッファ
７の場合と同様にTLBヒット検出比較器21でヒット（一
致）／ミスヒット（不一致）の判定が行なわれ、ヒット
信号又はミスヒット信号がTLB制御回路19へ通知され
る。ヒットの場合には、変換バッファ８から読出された
データを、変換バッファ７への書込みデータレジスタ３
へセットし、同時に変換バッファ７から読出されたデー
タを、変換バッファ８への書込みデータレジスタ４へセ
ットする。そして、それぞれ変換バッファ7,8へデータ
が書込まれることによって、両変換バッファ７と８との
間でデータの置換が行われる。
御回路19へ通知される。TLB制御回路は変換バッファ７
のミスヒット信号を受取ると、セクタ44に対して変換バ
ッファ８の出力を選択するように指示する。セレクタ44
で変換バッファ８の出力が選択されると、変換バッファ
７の場合と同様にTLBヒット検出比較器21でヒット（一
致）／ミスヒット（不一致）の判定が行なわれ、ヒット
信号又はミスヒット信号がTLB制御回路19へ通知され
る。ヒットの場合には、変換バッファ８から読出された
データを、変換バッファ７への書込みデータレジスタ３
へセットし、同時に変換バッファ７から読出されたデー
タを、変換バッファ８への書込みデータレジスタ４へセ
ットする。そして、それぞれ変換バッファ7,8へデータ
が書込まれることによって、両変換バッファ７と８との
間でデータの置換が行われる。
この処理の後、変換バッファ７でヒットした場合と同様
に、変換バッファ７から読出されたキー部とデータ部の
内のデータ部を実アドレスとしてレジスタ11へセットし
てキャッシュメモリアクセスを行なうのである。
に、変換バッファ７から読出されたキー部とデータ部の
内のデータ部を実アドレスとしてレジスタ11へセットし
てキャッシュメモリアクセスを行なうのである。
ミスヒットした場合には、TLB制御回路19からセレクタ4
4に対して変換バッファ９の出力を選択するように指示
する。セレクタ44で変換バッファ９の出力が選択される
と、TLBヒット検出器21でセット／ミスヒットの判定が
行なわれる。ヒットした場合には、変換バッファ９から
読出されたデータを、変換バッファ７の書込みレジスタ
３へセットし、同時に変換バッファ７から読出されたデ
ータを変換バッファ９の書込みレジスタ５へセットす
る。そして、それぞれ変換バッファ7,9へデータが書込
まれることによって、両変換バッファ７と９との間でデ
ータの置換が行われる。
4に対して変換バッファ９の出力を選択するように指示
する。セレクタ44で変換バッファ９の出力が選択される
と、TLBヒット検出器21でセット／ミスヒットの判定が
行なわれる。ヒットした場合には、変換バッファ９から
読出されたデータを、変換バッファ７の書込みレジスタ
３へセットし、同時に変換バッファ７から読出されたデ
ータを変換バッファ９の書込みレジスタ５へセットす
る。そして、それぞれ変換バッファ7,9へデータが書込
まれることによって、両変換バッファ７と９との間でデ
ータの置換が行われる。
この処理の後、変換バッファ７でヒットした場合と同様
に、変換バッファ７から読出されたキー部とデータ部の
内のデータ部を実アドレスとして、レジスタ11へセット
してキャッシュメモリアクセスを行なうのである。
に、変換バッファ７から読出されたキー部とデータ部の
内のデータ部を実アドレスとして、レジスタ11へセット
してキャッシュメモリアクセスを行なうのである。
ミスヒットした場合にはセレクタ44に対して変換バッフ
ァイ10の出力を選択するように指示する。セレクタ44で
変換バッファ10の出力が選択されると、TLBヒット検出
比較器21でヒット／ミスヒットの判定を行なう。この結
果ヒットした場合には、上述と同様の手順で両変換バッ
ファ７と10との間でデータ置換を行ない、レジスタ11に
実アドレスがセットされ、キャッシュメモリアクセスが
行われる。
ァイ10の出力を選択するように指示する。セレクタ44で
変換バッファ10の出力が選択されると、TLBヒット検出
比較器21でヒット／ミスヒットの判定を行なう。この結
果ヒットした場合には、上述と同様の手順で両変換バッ
ファ７と10との間でデータ置換を行ない、レジスタ11に
実アドレスがセットされ、キャッシュメモリアクセスが
行われる。
ミスヒットした場合には、メモリ上のアドレス変換テー
ブル等を牽引し論理アドレスから実アドレスの変換を行
ない、結果を変換アドレス７へ登録し、レジスタ11へ実
アドレスがセットされ、キャッシュメモリアクセスが行
なわれることになる。
ブル等を牽引し論理アドレスから実アドレスの変換を行
ない、結果を変換アドレス７へ登録し、レジスタ11へ実
アドレスがセットされ、キャッシュメモリアクセスが行
なわれることになる。
一方、リクエスト要求元からのリクエストがオペランド
データの読出しリクエストである場合には、同様にリク
エスト要求元によってI/Oフラグレジスタ２にオペラン
ドデータ読出しフラグがセットされ、TLB制御回路19に
通知されて、TLB制御回路19は命令語に関する変換情報
が集中している変換バッファ７の内容をこわさないよう
に求めるべき実アドレスを変換バッファ10から固定的に
供給されるように制御を切替える。
データの読出しリクエストである場合には、同様にリク
エスト要求元によってI/Oフラグレジスタ２にオペラン
ドデータ読出しフラグがセットされ、TLB制御回路19に
通知されて、TLB制御回路19は命令語に関する変換情報
が集中している変換バッファ７の内容をこわさないよう
に求めるべき実アドレスを変換バッファ10から固定的に
供給されるように制御を切替える。
以後の動作は命令語の読出しリクエストの場合と同様で
あり、変換バッファ10に求めるべきオペランドデータの
実アドレスが登録されていることが検出された場合に
は、この変換バッファ10より読出された実アドレスがレ
ジスタ11に供給され、変換バッファ10に求めるべきオペ
ランドデータの実アドレスが登録されていない場合に
は、求めるべきオペランドデータの実アドレスが見つか
るまで、変換バファ9,8,7の順序で牽引してゆき、求め
るべきオペランドデータの実アドレスが変換バッファ9,
8,7のいずれかに登録されている場合には、その変換ア
ドレスと変換バッファ10との間で、登録情報の置換処理
を実施した後、求めるべきオペランドデータの実アドレ
スを変換バッファ10よりレジスタ11に供給する。
あり、変換バッファ10に求めるべきオペランドデータの
実アドレスが登録されていることが検出された場合に
は、この変換バッファ10より読出された実アドレスがレ
ジスタ11に供給され、変換バッファ10に求めるべきオペ
ランドデータの実アドレスが登録されていない場合に
は、求めるべきオペランドデータの実アドレスが見つか
るまで、変換バファ9,8,7の順序で牽引してゆき、求め
るべきオペランドデータの実アドレスが変換バッファ9,
8,7のいずれかに登録されている場合には、その変換ア
ドレスと変換バッファ10との間で、登録情報の置換処理
を実施した後、求めるべきオペランドデータの実アドレ
スを変換バッファ10よりレジスタ11に供給する。
求めるべきオペランドデータの実アドレスがいずれにも
登録されていない場合、メモリ上のアドレス変換テーブ
ル等を牽引して論理アドレスから実アドレスの変換結果
を変換バッファ10へ登録し、その後レジスタ11へオペラ
ンドデータアドレスの実アドレスを供給する。
登録されていない場合、メモリ上のアドレス変換テーブ
ル等を牽引して論理アドレスから実アドレスの変換結果
を変換バッファ10へ登録し、その後レジスタ11へオペラ
ンドデータアドレスの実アドレスを供給する。
この様な制御方式により、アドレス変換バッファ７に命
令語に関するアドレス変換対を、またアドレス変換バッ
ファ10にオペランドデータに関するアドレス変換対を夫
々集中的に登録することが可能となるのである。
令語に関するアドレス変換対を、またアドレス変換バッ
ファ10にオペランドデータに関するアドレス変換対を夫
々集中的に登録することが可能となるのである。
発明の効果 叙上の如く、本発明によれば、アドレス変換バッファか
らの実アドレス牽引パスを単純化することができるの
で、システムのマシンサイクルを短縮できるという効果
がある。
らの実アドレス牽引パスを単純化することができるの
で、システムのマシンサイクルを短縮できるという効果
がある。
第１図は本発明の実施例のブロック図である。 主要部分の符号の説明 １……論理アドレスレジスタ ３〜６……TLB書込みデータレジスタ ７〜10……アドレス変換バッファ 11……物理アドレスレジスタ 12,13……アドレスアレイ 14,15……データアレイ 19……TLB制御回路 21……TLBヒット検出比較器
Claims (1)
- 【請求項１】論理アドレスと実アドレスとの変換対を夫
々複数組格納し命令アドレス及びオペランドアドレスに
よる牽引の各々に対して個別のアドレス牽引順序が予め
付与された複数のアドレス変換バッファと、前記命令ア
ドレス若しくはオペランドアドレスの牽引に応答して当
該牽引順序に従って前記アドレス変換バッファから順次
牽引結果を択一的に導出する選択手段と、この選択手段
の出力に目的とするアドレス変換対の存在を検出する検
出手段と、この検出手段により前記目的とするアドレス
変換対が牽引順序第１位のアドレス変換バッファ内に存
在しないことが検出されたとき、それ以外の他のアドレ
ス変換バッファ内に存在する前記目的とするアドレス変
換対を前記牽引順序第１位のアドレス変換バッファのア
ドレス変換対の一つに置換制御する置換手段とを含み、
前記牽引順序第１のアドレス変換バッファから目的とす
る命令実アドレス及びオペランド実アドレスの各々を導
出可能としたことを特徴とするアドレス変換バッファ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297038A JPH0697440B2 (ja) | 1988-11-24 | 1988-11-24 | アドレス変換バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297038A JPH0697440B2 (ja) | 1988-11-24 | 1988-11-24 | アドレス変換バッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141847A JPH02141847A (ja) | 1990-05-31 |
| JPH0697440B2 true JPH0697440B2 (ja) | 1994-11-30 |
Family
ID=17841415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297038A Expired - Lifetime JPH0697440B2 (ja) | 1988-11-24 | 1988-11-24 | アドレス変換バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697440B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998367A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | アドレス変換バツフア方式 |
-
1988
- 1988-11-24 JP JP63297038A patent/JPH0697440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141847A (ja) | 1990-05-31 |
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