JPH0535593A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 中央処理装置とキャッシュメモリとを備えた
情報処理装置に於いて、中央処理装置のライトサイクル
を高速化する。 【構成】 中央処理装置１０１のライトサイクル時、キ
ャッシュ制御部１０７はコンパレータ１０６によるキャ
ッシュヒット，キャッシュミスヒットの判定結果を待つ
ことなく、ライトバッファ１０２にデータバス１０９上
のデータの書き込みを指示すると同時に、タグメモリ１
０４の内容をアドレス制御バス１０８上のアドレスに従
って更新させ、データメモリ１０５の内容をデータバス
１０９上のデータに従って更新させる。 【効果】 コンパレータ１０６によるキャッシュヒッ
ト，キャッシュミスヒットの判定結果を待つことがなく
なるので、ライトサイクルを高速化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリの制御
方式に関し、特に、中央処理装置のライトサイクルを高
速に行なわせることができるキャッシュメモリ制御方式
に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリ制御方
式は中央処理装置のライトサイクル時、キャッシュヒッ
ト／ミスヒットを判定し、キャッシュヒットの場合は該
当するキャッシュメモリのデータを更新すると共にライ
トバッファにデータを書き込み、キャッシュミスヒット
の場合はキャッシュメモリを更新せずにライトバッファ
またはメインメモリにデータを書き込むようにしてい
る。

【０００３】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御方式は、キャッシュヒット／ミスヒット
が判定されるまではキャッシュメモリへデータを書き込
むか否かが決まらないため、キャッシュメモリ中のデー
タメモリに対するライト信号の生成が遅れ、その結果、
中央処理装置のライトサイクルが長くなるという問題点
があった。

【０００４】本発明の目的は中央処理装置のライトサイ
クルを高速化することができるキャッシュメモリ制御方
式を提供することにある。

【０００５】

【課題を解決するための手段】本発明は上記目的を達成
するため、中央処理装置と、キャッシュメモリとを備え
た情報処理装置に於いて、前記中央処理装置のライトサ
イクル時、キャッシュヒット，キャッシュミスヒットに
かかわらず、ライトバッファにライトデータを書き込む
と同時に前記キャッシュメモリを更新するようにしたも
のである。

【０００６】

【作用】中央処理装置のライトサイクル時、キャッシュ
ヒット，キャッシュミスヒットにかかわらず、ライトバ
ッファにライトデータを書き込むと同時にキャッシュメ
モリをライトデータ，ライトアドレスに従って更新す
る。即ち、キャッシュヒットか、キャッシュミスヒット
かの判定を待つ必要がなくなるので、ライトサイクルを
高速化することが可能になる。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【０００８】図１は本発明の実施例のブロック図であ
る。同図に示す情報処理装置は中央処理装置１０１と、
ライトバッファ１０２と、キャッシュメモリ１０３とを
含んでおり、それらはアドレスバス及び制御バスを含む
アドレス制御バス１０８とデータバス１０９とによって
接続されている。

【０００９】キャッシュメモリ１０３は、タグメモリ１
０４と、データメモリ１０５と、コンパレータ１０６
と、キャッシュ制御部１０７とを含んでいる。

【００１０】データメモリ１０５にはメインメモリの一
部の写しが格納されている。

【００１１】タグメモリ１０４にはデータメモリ１０５
に格納されているデータのアドレス及び有効，無効を示
すフラグ等が格納されている。

【００１２】コンパレータ１０６はキャッシュアクセス
時に中央処理装置１０１がアドレス制御バス１０８に出
力するアドレスと、中央処理装置１０１がアドレス制御
バス１０８に出力したアドレスに従ってタグメモリ１０
４から読み出されたアドレスとを比較し、比較一致の場
合はキャッシュヒット信号ＨＩＴを出力する。

【００１３】キャッシュ制御部１０７はキャッシュメモ
リ１０３の各部を制御すると共に、ライトバッファ１０
２の制御も行なう。更に、キャッシュ制御部１０７は中
央処理装置１０１に対する応答も行なう。

【００１４】次に、本実施例の動作を従来方式と比較し
て詳細に説明する。

【００１５】図２は本実施例の動作を示すタイムチャー
トであり、図３は従来方式の動作を示すタイムチャート
である。図２，図３に於いて、ＣＬＯＣＫは中央処理装
置１０１の基本クロック、Ａｘｘは中央処理装置１０１
からアドレス制御バス１０８に出力されるアドレス、Ｗ
Ｒは中央処理装置１０１からアドレス制御バス１０８に
出力されるリード／ライト識別信号、ＴＳは中央処理装
置１０１からアドレス制御バス１０８に出力されるデー
タ転送スタート信号、ＴＡはキャッシュ制御部１０７か
らアドレス制御バス１０８に出力されるデータ転送終了
信号を示す。

【００１６】また、Ｄｘｘはデータを示し、中央処理装
置１０１のライトサイクル時には中央処理装置１０１か
ら出力される。更に、ＨＩＴはキャッシュヒット信号、
ＲＡＭ・ＣＳはタグメモリ１０４，データメモリ１０５
に対するチップセレクト信号、ＲＡＭ・ＷＥはタグメモ
リ１０４，データメモリ１０５に対するライト信号を示
す。また、Ｔ１〜Ｔ４は中央処理装置１０１のデータ転
送サイクルに於けるフェーズを表している。

【００１７】先ず、図２を参照して本実施例の動作を説
明する。

【００１８】中央処理装置１０１はライトアクセスを行
なう場合、サイクルＴ１のクロック信号ＣＬＯＣＫの立
下がりエッジでアドレス制御バス１０８にアドレスＡｘ
ｘ，リード／ライト識別信号ＷＲ，データ転送スタート
信号ＴＳを出力し、データバス１０９にデータＤｘｘを
出力する。

【００１９】中央処理装置１０１からアドレスＡｘｘが
出力されると、タグメモリ１０４からアドレスが読み出
され、コンパレータ１０６に於いてアドレスＡｘｘと比
較される。比較一致の場合、即ち、キャッシュヒットの
場合は、コンパレータ１０６はサイクルＴ２のクロック
信号ＣＬＯＣＫの立ち上がりエッジでキャッシュヒット
信号ＨＩＴをアクティブにする。

【００２０】キャッシュ制御部１０７は中央処理装置１
０１がライトサイクルの場合（リード／ライト識別信号
ＷＲがライトを示している場合）は、コンパレータ１０
６からのキャッシュヒット信号ＨＩＴを待たずに、サイ
クルＴ２のクロック信号ＣＬＯＣＫの立ち上がりエッジ
でライトバッファ１０２に対してデータバス１０９上の
データの書き込みを指示する。これにより、ライトバッ
ファ１０２にデータバス１０９上のデータＤｘｘが書き
込まれる。このデータＤｘｘはメインメモリ上に反映さ
れる。

【００２１】また、キャッシュ制御部１０７はライトバ
ッファ１０２に書き込み指示を行なうと同時に、即ち、
サイクルＴ２のクロック信号ＣＬＯＣＫの立ち上がりエ
ッジでタグメモリ１０４，データメモリ１０５に対する
ライト信号ＲＡＭ・ＷＥをアクティブにする。これによ
り、データメモリ１０５は記憶しているデータの内のデ
ータバス１０９上のデータＤｘｘと同一タグ内のデータ
を１個データＤｘｘに置き換え、タグメモリ１０４は保
持しているアドレスの内、上記データと対応するアドレ
スをアドレス制御バス１０８上のアドレスＡｘｘに置き
換える。

【００２２】その後、キャッシュ制御部１０７はサイク
ルＴ２のクロック信号ＣＬＯＣＫの立下がりエッジでデ
ータ転送終了信号ＴＡをアクティブにする。これによ
り、中央処理装置１０１はサイクルＴ３でデータ転送サ
イクルを終了する。このように、本実施例によれば、Ｔ
１〜Ｔ３の３サイクルでライトサイクルを終了させるこ
とができる。尚、リードサイクルについては従来と同様
の動作が行なわれる。

【００２３】次に図３を参照して従来方式の動作を説明
する。

【００２４】中央処理装置１０１がライトアクセスを行
なう場合、従来方式に於いてもサイクルＴ１では本実施
例と同様の動作が行なわれる。

【００２５】そして、キャッシュヒットの場合はコンパ
レータ１０６からサイクルＴ２のクロック信号ＣＬＯＣ
Ｋの立下がりエッジでキャッシュヒット信号ＨＩＴが出
力される。

【００２６】キャッシュ制御部１０７はサイクルＴ３の
クロック信号ＣＬＯＣＫの立ち上がりエッジでキャッシ
ュヒット信号ＨＩＴがアクティブになっているか否かを
判断する。そして、アクティブになっていると判断した
場合はサイクルＴ３に於いてライト信号ＲＡＭ・ＷＥを
アクティブにしてデータメモリ１０５へのデータＤｘｘ
の書き込みを行なうと共に、ライトバッファ１０２に対
してデータＤｘｘの書き込みを指示する。また、キャッ
シュヒット信号ＨＩＴがアクティブになっていないと判
断した場合はライトバッファ１０２に対してデータバス
１０９上のデータの書き込みを指示する。

【００２７】その後、キャッシュ制御部１０７はサイク
ルＴ３のクロック信号ＣＬＯＣＫの立下がりエッジでデ
ータ転送終了信号ＴＡをアクティブにし、これにより、
中央処理装置１０１はサイクルＴ４でデータ転送サイク
ルを終了する。このように、従来方式ではライトサイク
ルにＴ１〜Ｔ４の４つのサイクルが必要であった。

【００２８】

【発明の効果】以上説明したように、本発明は、中央処
理装置のライトサイクル時、キャッシュヒット，キャッ
シュミスヒットにかかわらず、ライトバッファにライト
データを書き込むと同時にキャッシュメモリを更新する
ようにしたものであり、キャッシュヒット，キャッシュ
ミスヒットの判定結果を待つ必要がないので、従来例に
比較して中央処理装置のライトサイクルを高速化できる
効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】実施例のタイムチャートである。

【図３】従来方式のタイムチャートである。

【符号の説明】

１０１…中央処理装置 １０２…ライトバッファ １０３…キャッシュメモリ １０４…タグメモリ １０５…データメモリ １０６…コンパレータ １０７…キャッシュ制御部 １０８…アドレス制御バス １０９…データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、キャッシュメモリとを
   備えた情報処理装置に於いて、 前記中央処理装置のライトサイクル時、キャッシュヒッ
   ト，キャッシュミスヒットにかかわらず、ライトバッフ
   ァにライトデータを書き込むと同時に前記キャッシュメ
   モリを更新することを特徴とするキャッシュメモリ制御
   方式。
2. 【請求項２】 前記キャッシュメモリはデータメモリと
   タグメモリとを含み、前記中央処理装置のライトサイク
   ル時、キャッシュヒット，キャッシュミスヒットにかか
   わらず、ライトバッファにライトデータを書き込むと同
   時に前記データメモリをライトデータに従って更新し、
   前記タグメモリをライトアドレスに従って更新すること
   を特徴とする請求項１記載のキャッシュメモリ制御方
   式。
3. 【請求項３】 前記中央処理装置のライトサイクル時、
   前記データメモリ中のデータの内の前記ライトデータと
   同一タグ内のデータを更新することを特徴とする請求項
   ２記載のキャッシュメモリ制御方式。