JPH0546579B2

JPH0546579B2 -

Info

Publication number: JPH0546579B2
Application number: JP60013151A
Authority: JP
Inventors: Yoshikazu Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-26
Filing date: 1985-01-26
Publication date: 1993-07-14
Also published as: JPS61251930A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、デイジタルデータの伝送及び記録
に適用されるデイジタルデータの処理回路に関す
る。

〔概要〕

この発明は、ビツト数が限られている伝送路
に、それを上回る（又は下回る）ビツト数を持つ
ワードからなるデータ系列を通す時に、フエーズ
シフタを所定のシーケンスのシフト制御信号φに
より制御することにより、パツキングされた出力
データ中に隙間を生ぜず、伝送容量を無駄なく活
用して、伝送速度の高速化を図るものである。

〔従来の技術〕

例えば12ビツトを１ワードとするデイジタルデ
ータをビツト数が８ビツトの伝送路を介して伝送
する場合、第７図Ａに示すようなパツキングがな
されていた。第７図において、数字は、ワードの
番号を示す。第７図Ａから理解されるように、１
ワードが12ビツトのときは、この１ワードを常に
８ビツトと４ビツトとに分割すれば良く、比較的
簡単なパツキング処理でもつて、伝送容量を無駄
なく活用することができる。

一方、１ワードが10ビツトのデイジタルデータ
を同様に、ビツト数が８ビツトの伝送路を介して
伝送するときには、パツキング処理が複雑となる
ため、第７図Ｂに示すように、常に１ワードを８
ビツトと２ビツトとに分割し、伝送路の２ワード
分の区間に１ワードのデータを挿入する処理を行
つていた。

〔発明が解決しようとする問題点〕

第７図Ｂから明らかなように、従来の処理は、
伝送路の伝送容量をフルに利用してなく、データ
の伝送速度が低速となる問題点があつた。また、
伝送するデータのビツト数が変化したときには、
対応することができず、汎用性が乏しい欠点があ
つた。

従つて、この発明の目的は、伝送路の伝送容量
をフルに活用することができ、高速のデータ伝送
を可能とするデイジタルデータの処理回路を提供
することにある。

この発明は、記録媒体から再生されたデータを
コンピユータに転送する場合に通用すると、コン
ピユータ上のプログラムによりデータをアンパツ
キングする前処理を不要とできる利点がある。

〔問題点を解決するための手段〕

この発明は、入力データのビツト数に対応し、
互いに直列に接続された少なく共２個のラツチ１
１，１２，１３と、ラツチ１１，１２，１３からの出力が並列に供
給されるシフト手段２と、入力データのビツト数と出力データのビツト数
に基づき、シフト手段２のシフト量を設定するデ
ータφを発生する回路５とからなり、入力データのビツト数と異なるビツト数を有す
る出力データを出力するようにしたことを特徴と
するデイジタルデータの処理回路である。

〔作用〕

シフト手段２のシフト量がデータφにより制御
され、シフト手段２の出力データは、隙間なく、
入力データがパツキングされたものとなる。この
制御用のデータは、入力データのビツト数と出力
データのビツト数に基づき、設定でき、汎用性の
ある構成を実現できる。

〔実施例〕

以下、この発明の一実施例について、図面を参
照して説明する。この発明の一実施例は、データ
がｎ（＝10ビツト）で、伝送路の１ワードのビツ
ト数がｍ（＝16ビツト）の場合にこの発明を適用
したものである。

第１図において、１が10ビツトパラレル（１ワ
ード）の入力データが供給される入力端子を示
す。この入力データは、例えばデイジタルデータ
レコーダから再生されたデータである。入力デー
タがラツチ１１，１２，１３の縦続接続に供給さ
れる。入力データと同期するクロツクCK１が端
子４からラツチ１１，１２，１３に供給される。
ラツチ１１，１２，１３の夫々の内容Ｌ１，Ｌ
２，Ｌ３がフエーズシフタ２に供給される。

フエーズシフタ２は、多数のセレクタから構成
されており、シフト制御信号φに応じたビツト
数、入力データをビツトシフトした出力データを
発生する。５は、シフト制御信号φ及びクロツク
CK２を発生する制御回路である。CPU６のデー
タバス７及びCPU６のアドレスバス８が制御回
路５に結合されている。CPU６に関連してキー
ボード１０が設けられている。制御回路５には、
入力データの所定数のワード毎の区切を示すブロ
ツク信号BLKが端子９から供給されている。

フエーズシフタ２の出力に発生する16ビツトの
出力データがラツチ１４に供給される。ラツチ１
４には、クロツクCK２が制御回路５から供給さ
れ、ラツチ１４は、クロツクCK２に同期してフ
エーズシフタ２の出力データをラツチする。この
ラツチ１４の内容Ｌ４が出力として、出力端子３
に取り出される。この出力データが例えばデータ
バスを介してコンピユータに供給される。コンピ
ユータ側には、後述するアンパツキング回路が設
けられている。

第２図は、制御回路５の一例を示す。制御回路
５は、主として、レジスタ２１、RAM２２、カ
ウンタ２３により構成されている。レジスタ２１
には、データバス７を介してカウンタ２３の初期
値がCPU６から供給され、この初期値がレジス
タ２１に設定される。RAM２２には、データバ
ス７を介してCPU６からシフト制御信号φ及び
マスク信号のシーケンスが書き込まれる。この
RAM２２に最初にシフト制御信号φ及びマスク
信号のシーケンスを格納する時には、CPU６か
らのアドレス信号がアドレスバス８を介して
RAM２２に供給される。

CPU６には、キーボード１０により、入力ビ
ツト数及び出力ビツト数の情報が与えられる。
CPU６は、この入力された情報から、汎用のア
ルゴリズムに基づいて、シフト制御信号φ及びマ
スク信号のシーケンスを発生する。

上述の設定がなされると、RAM２２には、カ
ウンタ２３からのアドレスが供給される。入力デ
ータと同期するブロツク信号BLKがインバータ
２４を介してANDゲート２５の一方の入力端子
に供給される。ANDゲート２５の他方の入力端
子にカウンタ２３のリツプルキヤリーが供給され
る。このANDゲート２５の出力により、１ブロ
ツク毎にカウンタ２３にレジスタ２１に格納され
ている初期値がロードされる。

カウンタ２３は、クロツクCK１によりカウン
ト動作を行い、その出力がRAM２２のアドレス
信号とされる。RAM２２から読み出されたシフ
ト制御信号φがフエーズシフタ２に供給される。
RAM２２から読み出されたマスク信号がフリツ
プフロツプ２６にデータ入力として供給される。
マスク信号は、マスク時にローレベルとなり、マ
スクしない時にハイレベルとなる信号である。こ
のフリツプフロツプ２６には、クロツクCK１が
供給される。フリツプフロツプ２６の出力及びク
ロツクCK１がANDゲート２７に供給される。こ
のANDゲート２７の出力にクロツクCK２が発生
し、クロツクCK２がラツチ１４に供給される。

この発明の一実施例の動作を第３図を参照して
説明する。第３図Ａは、クロツクCK１を示す。
入力データのワード番号を１から順番に付すと、
クロツクCK１と同期して、ラツチ１１の内容Ｌ
１、ラツチ１２の内容Ｌ２、ラツチ１３の内容Ｌ
３の夫々は、第３図Ｂに示すように変化する。

10ビツトを16ビツトにパツキングする時に制御
回路５のRAM２２から読み出されるシフト制御
信号φは、第３図Ｃに示すものとなる。シフト制
御信号φの数字は、フエーズシフタ２の入力デー
タの上から何番目のビツトまでシフトするかを表
す。例えばシフト制御信号φが０の時は、シフト
動作がされず、入力される30ビツト（第３図Ｂ）
の上から16ビツトが出力とされる。従つて、この
時のフエーズシフタ２の出力の16ビツトは、第３
図Ｄに示すように、１番目のワードの10ビツト
と、２番目のワードの６ビツトとからなる。

次に、シフト制御信号φが６の時は、入力され
る30ビツト（第３図Ｂ）が６ビツトシフトされ、
入力データの上から７番目のビツトから16ビツト
が出力される。従つて、この時のフエーズシフタ
２の出力の16ビツトは、第３図Ｄに示すように、
２番目のワードの４ビツトと３番目のワードの10
ビツトと４番目のワードの２ビツトとからなる。
以下、同様の動作がなされ、フエーズシフタ２の
16ビツトの出力データは、第３図Ｄに示すものと
なる。

シフト制御信号φは、クロツクCK１と同期し
て読み出される。第３図Ｃでは、シフト制御信号
φの同一のものが連続して読み出される場合に
は、まとめてシフト制御信号φの内容が示されて
いる。この一実施例の場合では、シフト制御信号
φは、〔０、６、６、２、８、８、４、４〕のシ
ーケンスを有する。

第３図Ｅは、制御回路５からのクロツクCK２
を示す。第３図Ｅにおいて、破線で示すものがマ
スクされたクロツクである。フエーズシフタ２の
出力データ（第３図Ｄ）は、クロツクCK２によ
りラツチ１４に取り込まれるので、ラツチ１４の
内容Ｌ４は、第３図Ｆに示すものとなる。この第
３図Ｆから分かるように、10ビツトパラレルの入
力データが隙間なく、16ビツトパラレルの出力デ
ータにパツキングされる。

出力データを図示せずも、バツフアメモリ例え
ばFIFOに供給して、一定のワードクロツクを持
つデータに変換するようにしても良い。

この発明の一実施例により16ビツトにパツキン
グされたデータを10ビツトにパツキングするこの
発明の他の実施例の構成について、以下に説明す
る。

第４図において、31が16ビツトにパツキングさ
れた入力データの供給される入力端子である。入
力端子３１にラツチ４１，４２の縦続接続が接続
されている。ラツチ４１の内容Ｌ１１及びラツチ
４２の内容Ｌ１２からなる32ビツトがフエーズシ
フタ３２に入力される。フエーズシフタ３２に
は、RAM４５から読み出されたシフト制御信号
φが供給される。フエーズシフタ３２の10ビツト
の出力データがラツチ４３に供給される。ラツチ
４３の内容Ｌ１３が出力端子３３に取り出され
る。

ラツチ４１に端子３４からのクロツクCK１が
供給される。クロツクCK１は、クロツク発生回
路３５に供給される。クロツク発生回路３５に
は、CPU３６のデータバス３７及びアドレスバ
ス３８を介してデータ及びアドレスが供給され
る。また、端子３９からのブロツク信号BLK及
びクロツク発振器４４からのシステムクロツク
CK１０がクロツク発生回路３５に供給される。
システムクロツクCK１０は、CPU３６に対して
も供給される。ラツチ４２へ供給されるクロツク
CK１２と、ラツチ４３及びカウンタ４６に供給
されるクロツクCK１３がクロツク発生回路３５
により形成される。

CPU３６と関連して設けられたキーボード４
０により、アンパツキングされる入力データのビ
ツト数及び出力データのビツト数が入力される。
CPU３６は、キーボードから入力された情報に
基づき、データバス３７を介してRAM４５にシ
フト制御信号φのシーケンスを供給する。この時
にCPU３６からアドレスバス３８を介してRAM
４５に書き込みアドレスが供給され、RAM４５
にシフト制御信号φのシーケンスが記憶される。
RAM４５からシフト制御信号φのシーケンスが
クロツクCK１３に同期して読み出される。

第５図は、クロツク発生回路３５の一例の構成
を示す。第５図において、５２は、マスク信号の
シーケンスを記憶するRAMを示す。５３は、
RAM５２のアドレスを発生するカウンタであ
る。CPU３６のデータバス３７を介してRAM５
２にマスク信号のシーケンスが格納される。この
時には、CPU３６のアドレスバス３８を介して
CPU３６から書き込みアドレスがRAM５２に供
給される。

RAM５２へのマスク信号のシーケンスが書き
込みがなされると、カウンタ５３にデータバス３
７を介してCPU３６から初期値がロードされる。
このロードは、インバータ５４を介されたブロツ
ク信号BLK及びカウンタ５３のリツプルキヤリ
ーが供給されるANDゲート５５の出力信号によ
つてなされる。従つて、カウンタ５３のロード
は、ブロツク毎になされる。カウンタ５３は、ク
ロツクCK１１を計数し、RAM５２のアドレス
信号を発生する。

第５図において、５９は、シフトレジスタを示
す。シフトレジスタ５９には、シフトクロツクと
して、高い周波数のシステムクロツクCK１０が
供給される。シフトレジスタ５９の入力端子には
SRラツチ５６の出力が供給される。クロツクCK
１１がインバータ５７を介してSRラツチ５６の
セツト入力端子に供給される。シフトレジスタ５
９の出力Ｆがインバータ５８を介してSRラツチ
５６のリセツト入力端子に供給される。

シフトレジスタ５９の出力端子Ａ〜Ｆの中で、
出力端子Ｃ〜Ｆの夫々に取り出される位相が異な
る出力パルスがNANDゲート６１，６３，６２，
６４に供給される。NANDゲート６１及び６２
の出力がNANDゲート６５に供給される。
NANDゲート６５からクロツクCK１２が発生す
る。NANDゲート６３及び６４の出力がNAND
ゲート６６に供給される。NANDゲート６６か
らクロツクCK１３が発生する。

RAM５２から４ビツトのマスク信号が順次発
生する。マスク信号の各ビツトは、マスク時にロ
ーレベルとなる信号である。このマスク信号の各
ビツトがNANDゲート６１，６２，６３，６４
の夫々にマスク信号として供給される。クロツク
CK１２の立ち上がりでラツチ４２がラツチ４１
の出力を取り込む。クロツクCK１３の立ち上が
りでラツチ４３がフエーズシフタ３２の出力を取
り込む。

上述の第４図及び第５図に示すこの発明の他の
実施例によりなされるアンパツキング動作を第６
図を参照して説明する。

第６図Ａは、クロツクCK１１を示し、第６図
Ｂは、クロツクCK１２を示し、第６図Ｃは、ク
ロツクCK１３を示す。クロツクCK１２及びCK
１３の中で破線で示すものがRAM５２からのマ
スク信号によりマスクされたクロツクを表す。ク
ロツク発生回路３５のシフトレジスタ５９は、ク
ロツクCK１１の１周期内で、順次ハイレベルと
なる出力Ａ〜Ｆを発生する。出力Ｆが発生する
と、この出力Ｆにより、SRラツチ５６がリセツ
トされ、次のクロツクCK１１が供給される迄、
SRラツチ５６の出力がローレベルとなる。シス
テムクロツクCK１０の１周期ずつ位相がずれた
シフトレジスタ５９の出力Ｃ，Ｄ，Ｅ，Ｆがクロ
ツクCK１２及びCK１３の形成のために使用され
る。

シフトレジスタ５９の出力Ｃ及びＥがクロツク
CK１２の形成のために使用され、シフトレジス
タ５９の出力Ｄ及びＦがクロツクCK１３の形成
のために使用される。

クロツクCK１１と同期して変化するラツチ４
１の内容Ｌ１１及びクロツクCK１２と同期して
変化するラツチ４２の内容Ｌ１２は、第６図Ｄに
示すものとなる。ラツチ４１の内容Ｌ１１は、前
述の一実施例によりパツキングされた16ビツトパ
ラレルのデータである。このラツチ４１の内容Ｌ
１１がクロツクCK１２によりサンプリングされ
たものがラツチ４２の内容Ｌ１２となる。

フエーズシフタ３２に、ラツチ４１及び４２の
内容Ｌ１１及びＬ１２の32ビツトが入力される。
フエーズシフタ３２のビツトシフト量を制御する
シフト制御信号φは、第６図Ｅに示すように、ク
ロツク発生回路３５からのクロツクCK１３に同
期して発生する。シフト制御信号φは、〔０、10、
４、14、８、２、12、６〕を１シーケンスとする
ものである。

シフト制御信号φが０の時は、シフト動作がさ
れず、フエーズシフタ３２の入力データの上から
10ビツトが出力として取り出され、１番目のワー
ドが取り出される。次に、シフト制御信号φが10
の時は、フエーズシフタ３２が入力データの11番
目のビツトから10ビツトを出力として発生する。
シフト制御信号φが10の区間で、フエーズシフタ
３２の入力データが変化すれば、それに応じて出
力データも変化する。第６図Ｅに示すシフト制御
信号φにより、フエーズシフタ３２からの10ビツ
トの出力データは、第６図Ｆに示すものとなる。

ラツチ４３は、フエーズシフタ３２の出力デー
タをクロツクCK１３によりサンプリングして取
り込む。従つて、ラツチ４３の内容Ｌ１３は、第
３図Ｇに示すように、１ワードが10ビツトパラレ
ルで正規の順序で変化するデータとなる。

〔発明の効果〕

この発明に依れば、データがｎビツトを１ワー
ドとするｎビツトのデータをｍビツト（ｎ≠ｍ）
を１ワードとする伝送路を介して伝送する場合
に、伝送路の伝送容量をフルに活用することがで
き、高速のデータ伝送を可能とすることができ
る。また、この発明は、フエーズシフタのシフト
量を制御するシフト制御信号φ及びクロツクのマ
スク信号のシーケンスをCPU及びキーボードに
より設定することができ、種々のデータのビツト
数及び伝送路のビツト数に対応することができる
汎用性を有する。この発明は、記録媒体から再生
されたデータをコンピユータに転送する場合に適
用すると、コンピユータ上のプログラムによりデ
ータをアンパツキングする前処理を不要とでき、
プログラムの負担が軽くなる利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロツク図、第
２図はこの発明の一実施例における制御回路のブ
ロツク図、第３図はこの発明の一実施例の動作説
明のためのタイムチヤート、第４図はこの発明の
他の実施例のブロツク図、第５図はこの発明の他
の実施例におけるクロツク発生回路のブロツク
図、第６図はこの発明の他の実施例の動作説明の
ためのタイムチヤート、第７図は従来のデイジタ
ルデータの処理回路の説明に用いる略線図であ
る。図面における主要な符号の説明、１，３１：入
力端子、２，３２：フエーズシフタ、３，３３：
出力端子、５：制御回路、６，３６：CPU、２
２，４５，５２：RAM。

Claims

【特許請求の範囲】１入力データのビツト数に対応し、互いに直列
に接続された少なく共２個のラツチと、上記ラツチからの出力が並列に供給されるシフ
ト手段と、上記入力データのビツト数と出力データのビツ
ト数に基づき、上記シフト手段のシフト量を設定
するデータを発生する回路とからなり、上記入力データのビツト数と異なるビツト数を
有する出力データを出力するようにしたことを特
徴とするデイジタルデータの処理回路。