JPS6226743B2 - - Google Patents
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- Publication number
- JPS6226743B2 JPS6226743B2 JP5279482A JP5279482A JPS6226743B2 JP S6226743 B2 JPS6226743 B2 JP S6226743B2 JP 5279482 A JP5279482 A JP 5279482A JP 5279482 A JP5279482 A JP 5279482A JP S6226743 B2 JPS6226743 B2 JP S6226743B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- way
- output
- gate
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はデータ処理装置等の時分割データを含
むデータの転送方式、特にデータ転送の際に用い
られるクロツクに完全に同期したデータ転送方式
に関するものである。
むデータの転送方式、特にデータ転送の際に用い
られるクロツクに完全に同期したデータ転送方式
に関するものである。
(2) 技術の背景
データ転送方式において、所定数のウエイ（伝
送路……way）を構成しているデータ受信側レジ
スタへデータを転送し格納したり、あるいはそこ
に格納されたデータを更に別の行先へ転送させる
際に、当該データ処理装置に用いられているシス
テムクロツクの周期が比較的大である場合には、
前記データ処理装置を構成している各構成要素の
動作は前記システムクロツクによく追従して適正
なデータの転送が行なわれる。しかしながら、シ
ステムクロツクの周期が小、すなわち該クロツク
周期が速くなると、データの格納されるアドレス
を解読するデコーダの動作が、その解読に時間が
かかるためにクロツクに追従できなくなり、目的
のウエイへのデータ転送もずれてしまう。これ
は、特に前記ウエイの数が多くなればなる程、デ
コーダのアドレス解読に多くの時間を要すること
になり、ますます所定のウエイからのずれが大と
なつてしまう。
送路……way）を構成しているデータ受信側レジ
スタへデータを転送し格納したり、あるいはそこ
に格納されたデータを更に別の行先へ転送させる
際に、当該データ処理装置に用いられているシス
テムクロツクの周期が比較的大である場合には、
前記データ処理装置を構成している各構成要素の
動作は前記システムクロツクによく追従して適正
なデータの転送が行なわれる。しかしながら、シ
ステムクロツクの周期が小、すなわち該クロツク
周期が速くなると、データの格納されるアドレス
を解読するデコーダの動作が、その解読に時間が
かかるためにクロツクに追従できなくなり、目的
のウエイへのデータ転送もずれてしまう。これ
は、特に前記ウエイの数が多くなればなる程、デ
コーダのアドレス解読に多くの時間を要すること
になり、ますます所定のウエイからのずれが大と
なつてしまう。
(3) 従来技術と問題点
すなわち、第１図に示すようなあるウエイにつ
いて、従来技術によるデータ転送の際に生ずる問
題点を第２図および第３図に示す従来の制御回路
構成とタイミング図により説明する。なお、第１
図の場合には、説明を簡単にするために時分割デ
ータを４ウエイで、１ビツト分のレジスタを使用
した場合につき説明する。（通常は１ウエイ８ビ
ツトである。）第１図において、中央処理装置
（図示せず）からのアドレス情報のうち、例えば
最後の２ビツトアドレス情報で初めの特定のウエ
イを指定し、これにより以下順に、例えばウエイ
３を指定すればその後はウエイ０，１，２という
ように順次アクセスされるようになつている。そ
して各ウエイのデータを各ウエイのレジスタＡ，
Ｂ，Ｃ，Ｄに格納（記憶）するのに、それぞれセ
ツトクロツクCLK0，CLK1，CLK2，CLK3の立
上りで動作を行なわせる。第２図の回路構成は上
記のようなセツトクロツクを発生させる従来技術
によるものであり、該回路の動作と問題点を第３
図のタイミング図を参照して説明する。
いて、従来技術によるデータ転送の際に生ずる問
題点を第２図および第３図に示す従来の制御回路
構成とタイミング図により説明する。なお、第１
図の場合には、説明を簡単にするために時分割デ
ータを４ウエイで、１ビツト分のレジスタを使用
した場合につき説明する。（通常は１ウエイ８ビ
ツトである。）第１図において、中央処理装置
（図示せず）からのアドレス情報のうち、例えば
最後の２ビツトアドレス情報で初めの特定のウエ
イを指定し、これにより以下順に、例えばウエイ
３を指定すればその後はウエイ０，１，２という
ように順次アクセスされるようになつている。そ
して各ウエイのデータを各ウエイのレジスタＡ，
Ｂ，Ｃ，Ｄに格納（記憶）するのに、それぞれセ
ツトクロツクCLK0，CLK1，CLK2，CLK3の立
上りで動作を行なわせる。第２図の回路構成は上
記のようなセツトクロツクを発生させる従来技術
によるものであり、該回路の動作と問題点を第３
図のタイミング図を参照して説明する。
スタート信号Ｓによりデータの転送が開示され
る。該信号が遅延回路１を介してデコーダ２へ与
えられる。デコーダの入力A0，A1は転送されて
くるデータが何番目のウエイからくるのかを示す
スタートアドレスのビツトで、例えばこれはアド
レス情報の下位２ビツトを利用する。したがつ
て、特定のウエイのアドレスが定まると該アドレ
ス＋１づつ増分した値が各ウエイのアドレスとな
る訳である。ここでは、まずウエイ「３」がまず
選択され、次いでウエイ０，１，２が順次定めら
れるとする。
る。該信号が遅延回路１を介してデコーダ２へ与
えられる。デコーダの入力A0，A1は転送されて
くるデータが何番目のウエイからくるのかを示す
スタートアドレスのビツトで、例えばこれはアド
レス情報の下位２ビツトを利用する。したがつ
て、特定のウエイのアドレスが定まると該アドレ
ス＋１づつ増分した値が各ウエイのアドレスとな
る訳である。ここでは、まずウエイ「３」がまず
選択され、次いでウエイ０，１，２が順次定めら
れるとする。
システムクロツクCLに同期して送出されてき
たスタート信号Ｓによつて動作が開始され２ビツ
トアドレスA0，A1にしたがつてデコーダ２の出
力にデコーダ出力が現われる。この場合には、４
ウエイであるため、デコード出力は４本であるが
ウエイ数が多くなれば、デコード時間も大となる
ことは明らかである。ここでは、ウエイ３である
から出力Q0、Q1＝１となり、ナンドゲード４-4
の３入力のうち２入力へそれが与えられる。
ACL（Ａクロツク）の立上りがデコーダ２の動
作に影響を与えるが、いずれにしても該ACLを
遅延回路３で遅延させた結果の信号Ｗによつてナ
ンドゲード４-4のみが条件付けられ、その出力信
号WG＝０となり、該「０」出力がノアゲート５
-4の入力に与えられるのでノアゲート５-4の出力
は「１」となり、これがレジスタ６の入力D3に
印加される。レジスタ６は「１」の入力された対
応出力端に「１」が出力されるよう構成されてい
る。それ故ナンドゲート８-4への出力側に「１」
信号が発生され、これがナンドゲート８-4の１方
の入力へ与えられると共にアンドゲート９-4の１
方の入力へ与えられて、他の入力と共に条件付け
られる。そして、CYC信号（サイクル制御信
号）が到来している期間中はナンドゲート８-1〜
８-4が条件付けられるが、この場合に、初めから
出力のあつたのはウエイ３のみであるからナンド
ゲート８-4のみの条件が成立しその出力信号＊
CK3＝０となる。ところが、第２図からも判るよ
うに該ゲート８-4の出力側はウエイ１のノアゲー
ト５-1の一方の入力へ接続されているのでノアゲ
ート５-1の出力が「１」となりレジスタ６の入力
D0へ与えられるので次にレジスタ６の出力CK0＝
「１」となる。そして、またウエイ１のナンドゲ
ート８-1の出力はウエイ２のノアゲート５-2の一
方の入力へ同様にウエイ２のナンドゲート８-2の
出力側はウエイ３のノアゲート５-3の一方の入力
へ、というように接続されているので、CK3＝
「１」、→CK0＝「１」、→CK1＝「１」、→CK2＝
「１」というように順次パルスが発生されてゆ
く。そして最終的にはレジスタ６から出力される
各パルスはインバータ７を介して各アンドゲート
９-1〜９-4へ与えられるクロツクCLの反転信号
と同期して出力され、第３図に示すような
CLK3，CLK0〜CLK2が発生される。
たスタート信号Ｓによつて動作が開始され２ビツ
トアドレスA0，A1にしたがつてデコーダ２の出
力にデコーダ出力が現われる。この場合には、４
ウエイであるため、デコード出力は４本であるが
ウエイ数が多くなれば、デコード時間も大となる
ことは明らかである。ここでは、ウエイ３である
から出力Q0、Q1＝１となり、ナンドゲード４-4
の３入力のうち２入力へそれが与えられる。
ACL（Ａクロツク）の立上りがデコーダ２の動
作に影響を与えるが、いずれにしても該ACLを
遅延回路３で遅延させた結果の信号Ｗによつてナ
ンドゲード４-4のみが条件付けられ、その出力信
号WG＝０となり、該「０」出力がノアゲート５
-4の入力に与えられるのでノアゲート５-4の出力
は「１」となり、これがレジスタ６の入力D3に
印加される。レジスタ６は「１」の入力された対
応出力端に「１」が出力されるよう構成されてい
る。それ故ナンドゲート８-4への出力側に「１」
信号が発生され、これがナンドゲート８-4の１方
の入力へ与えられると共にアンドゲート９-4の１
方の入力へ与えられて、他の入力と共に条件付け
られる。そして、CYC信号（サイクル制御信
号）が到来している期間中はナンドゲート８-1〜
８-4が条件付けられるが、この場合に、初めから
出力のあつたのはウエイ３のみであるからナンド
ゲート８-4のみの条件が成立しその出力信号＊
CK3＝０となる。ところが、第２図からも判るよ
うに該ゲート８-4の出力側はウエイ１のノアゲー
ト５-1の一方の入力へ接続されているのでノアゲ
ート５-1の出力が「１」となりレジスタ６の入力
D0へ与えられるので次にレジスタ６の出力CK0＝
「１」となる。そして、またウエイ１のナンドゲ
ート８-1の出力はウエイ２のノアゲート５-2の一
方の入力へ同様にウエイ２のナンドゲート８-2の
出力側はウエイ３のノアゲート５-3の一方の入力
へ、というように接続されているので、CK3＝
「１」、→CK0＝「１」、→CK1＝「１」、→CK2＝
「１」というように順次パルスが発生されてゆ
く。そして最終的にはレジスタ６から出力される
各パルスはインバータ７を介して各アンドゲート
９-1〜９-4へ与えられるクロツクCLの反転信号
と同期して出力され、第３図に示すような
CLK3，CLK0〜CLK2が発生される。
しかし、第３図からも判るようにシステムクロ
ツクCLの周期が長い（遅い）場合には、Ａクロ
ツクの立上りに追従して、デコーダ２の出力をは
じめとしてＷ信号、WG信号は、適正なタイミン
グで発生され、各構成要素の動作は追従して動作
はうまく進行するが、システムクロツク周期が小
さい場合や、ウエイ数が多くなつてデコーダの解
読（デコード）時間が大になると、第３図に示す
ようにアドレスビツトA0，A1が来てからデコー
ダ２によつてアドレスがデコードされてデータが
格納されるのにウエイ毎にずれを生じてしまう。
そしてこれは上記したようにウエイのアドレスが
大になればなる程、顕著になりシステムクロツク
の周期に影響を与えていた。
ツクCLの周期が長い（遅い）場合には、Ａクロ
ツクの立上りに追従して、デコーダ２の出力をは
じめとしてＷ信号、WG信号は、適正なタイミン
グで発生され、各構成要素の動作は追従して動作
はうまく進行するが、システムクロツク周期が小
さい場合や、ウエイ数が多くなつてデコーダの解
読（デコード）時間が大になると、第３図に示す
ようにアドレスビツトA0，A1が来てからデコー
ダ２によつてアドレスがデコードされてデータが
格納されるのにウエイ毎にずれを生じてしまう。
そしてこれは上記したようにウエイのアドレスが
大になればなる程、顕著になりシステムクロツク
の周期に影響を与えていた。
(4) 発明の目的
本発明は前記の問題に鑑み、これを解決したも
ので、デコーダ動作時間を考慮しながら、データ
の転送、格納処理がシステムクロツクに完全に同
期するように初めに指定される特定のウエイのデ
ータをすべてレジスタに一度格納してから、他の
データの格納を順次、行なうようにするデータ転
送方式を提供することを目的としている。
ので、デコーダ動作時間を考慮しながら、データ
の転送、格納処理がシステムクロツクに完全に同
期するように初めに指定される特定のウエイのデ
ータをすべてレジスタに一度格納してから、他の
データの格納を順次、行なうようにするデータ転
送方式を提供することを目的としている。
(5) 発明の構成
このような目的を達成するために本発明のデー
タ転送方式では、任意のアドレスを指定し、次い
で規則的に順次アドレスを変化させてデータの転
送、格納を行なう時分割式データ転送方式におい
て、転送された最初の時分割データを、それらの
アドレスに無関係に複数のレジスタに一旦格納
し、次いで二番目以降の前記データについてはそ
れらのアドレスにしたがつて、最初に格納された
前記レジスタ中の各データに重畳させて格納させ
ることによつて完全にクロツク同期させることを
特徴とする。
タ転送方式では、任意のアドレスを指定し、次い
で規則的に順次アドレスを変化させてデータの転
送、格納を行なう時分割式データ転送方式におい
て、転送された最初の時分割データを、それらの
アドレスに無関係に複数のレジスタに一旦格納
し、次いで二番目以降の前記データについてはそ
れらのアドレスにしたがつて、最初に格納された
前記レジスタ中の各データに重畳させて格納させ
ることによつて完全にクロツク同期させることを
特徴とする。
(6) 発明の実施例
次に本発明の実施例を添付図面を参照して説明
する。なお、簡単のために同様に４ウエイの場合
について説明する。
する。なお、簡単のために同様に４ウエイの場合
について説明する。
第４図において１１は遅延回路、１２はデコー
ダ、１３-1〜１３-4はナンドゲート、１４-1〜１
４-4はノアゲート、１５はＤフリツプフロツプ・
レジスタ（以降これを単にレジスタと称する）、
１６-1〜１６-4はナンドゲート、１７はＪ−Ｋフ
リツプフロツプ、１８，１９はインバータ、２０
-1〜２０-4はノアゲート、および２１-1〜２１-4
はアンドゲート、２２はインバータである。特
に、本発明においては第１群のナンドゲート１３
-1〜１３-4の制御入力をＪ−Ｋフリツプフロツプ
の出力から取つていると共に、前記ナンドゲート
１３-1〜１３-4の出力が１段づつずれたウエイの
ノアゲート１４-1〜１４-4に接続された構成とな
つている。また、本発明においては、Ｊ−Ｋフリ
ツプフロツプの出力側のインバータ１９の出力が
第２群のノアゲート２０-1〜２０-4に接続された
構成になつている。
ダ、１３-1〜１３-4はナンドゲート、１４-1〜１
４-4はノアゲート、１５はＤフリツプフロツプ・
レジスタ（以降これを単にレジスタと称する）、
１６-1〜１６-4はナンドゲート、１７はＪ−Ｋフ
リツプフロツプ、１８，１９はインバータ、２０
-1〜２０-4はノアゲート、および２１-1〜２１-4
はアンドゲート、２２はインバータである。特
に、本発明においては第１群のナンドゲート１３
-1〜１３-4の制御入力をＪ−Ｋフリツプフロツプ
の出力から取つていると共に、前記ナンドゲート
１３-1〜１３-4の出力が１段づつずれたウエイの
ノアゲート１４-1〜１４-4に接続された構成とな
つている。また、本発明においては、Ｊ−Ｋフリ
ツプフロツプの出力側のインバータ１９の出力が
第２群のノアゲート２０-1〜２０-4に接続された
構成になつている。
このように構成された本発明の回路を第５図の
タイミング図を用いて説明する。スタート信号Ｓ
により動作が開始され、アドレスの下位２ビツト
A0，A1に応じて、遅延回路１１を介して入力さ
れたACLK（Ａクロツク）の立上りでデコーダ１
２からデコード出力がその出力Q0，０，Q1，
１に発生され、それぞれ３入力ナンドゲート１
３-1〜１３-4の入力に与えられる。今、例えば、
第２図の場合と同様にウエイ３を指定したとすれ
ばナンドゲート１３-4の２入力が「１」となる。
一方、スタート信号ＳはＪ−Ｋフリツプ１７のＪ
入力へ直接与えられると共にインバータ１８を介
してそのＫ入力へも与えられているので、クロツ
クCLKが来たときにインバータ２２を介して該
フリツプフロツプ１７はその立下りでセツトされ
る。したがつて、該フリツプフロツプ１７のＱ出
力側に「１」信号Ｔが出され、これが前記ナンド
ゲート１３-1〜１３-4の残りの入力へ与えられる
ので、条件の成立するナンドゲート１３-4の出力
のみが「０」となり、他はすべて「１」となる。
ウエイ３のナンドゲート１３-4の出力はウエイ１
のノアゲート１４-1に接続されているのでその出
力は「１」となり、これがレジスタ１５のD0入
力へ与えられる。したがつてその出力CK0＝１と
なり、ナンドゲート１６-1の出力＊CK0＝０でノ
アゲート１４-2の出力が「１」となり、レジスタ
の出力側のナンドゲート１６-2の入力CK1が
「１」であるのでその出力＊CK1＝０したがつて
ノアゲート１４-3の出力が「１」というようにし
て、まずウエイ３のデータをインバータ１９の
「０」出力(K)によりCLK0〜CLK3を一斉に「１」
にさせて４つのレジスタに格納してしまう。そし
てその後でナンドゲート１３-4の出力信号＊G03
を利用し、０系に与えることによつて信号（Ｔ）
で必ず第３番目のシステムクロツクでオンになる
ので第５図のCK0が発生される。あとは、第２図
で説明したのと同様にCYC信号との条件をとり
ながらシフト動作を行なつてCK1，CK2、を発生
させてゆく。CYC信号は、第５図に示すように
ウエイ３のデータを一斉に格納したあとでは、
CLK0，CLK1，CLK2に示すパルスが３つだけに
止まるようにCYCのオン時間を従来のものより
もパルス１つ分だけ短かくしておく。したがつ
て、このCYCにより４発目のパルスCK3は抑圧さ
れ、インバータ１９の出力信号IKがそれに代
る。したがつて該IK信号と、CK0，CK1，CK2の
４つのパルスがセツトクロツクとなつて第５図に
示すようなCLK0〜CLK3が発生される。したが
つて、ウエイ３のデータが一斉に格納されていた
各レジスタは、ウエイ０についてはCLK0のセツ
トクロツクによりウエイ０のデータを格納したあ
と、順次、ウエイ１，２、についても再度クロツ
クを与えて各データを格納する。そしてウエイ３
のみが最初のIK信号によるクロツクのみで終る
ためにその時にセツトされた値がそのまま残るこ
とになり、４ウエイのデータをすべて格納でき
る。
タイミング図を用いて説明する。スタート信号Ｓ
により動作が開始され、アドレスの下位２ビツト
A0，A1に応じて、遅延回路１１を介して入力さ
れたACLK（Ａクロツク）の立上りでデコーダ１
２からデコード出力がその出力Q0，０，Q1，
１に発生され、それぞれ３入力ナンドゲート１
３-1〜１３-4の入力に与えられる。今、例えば、
第２図の場合と同様にウエイ３を指定したとすれ
ばナンドゲート１３-4の２入力が「１」となる。
一方、スタート信号ＳはＪ−Ｋフリツプ１７のＪ
入力へ直接与えられると共にインバータ１８を介
してそのＫ入力へも与えられているので、クロツ
クCLKが来たときにインバータ２２を介して該
フリツプフロツプ１７はその立下りでセツトされ
る。したがつて、該フリツプフロツプ１７のＱ出
力側に「１」信号Ｔが出され、これが前記ナンド
ゲート１３-1〜１３-4の残りの入力へ与えられる
ので、条件の成立するナンドゲート１３-4の出力
のみが「０」となり、他はすべて「１」となる。
ウエイ３のナンドゲート１３-4の出力はウエイ１
のノアゲート１４-1に接続されているのでその出
力は「１」となり、これがレジスタ１５のD0入
力へ与えられる。したがつてその出力CK0＝１と
なり、ナンドゲート１６-1の出力＊CK0＝０でノ
アゲート１４-2の出力が「１」となり、レジスタ
の出力側のナンドゲート１６-2の入力CK1が
「１」であるのでその出力＊CK1＝０したがつて
ノアゲート１４-3の出力が「１」というようにし
て、まずウエイ３のデータをインバータ１９の
「０」出力(K)によりCLK0〜CLK3を一斉に「１」
にさせて４つのレジスタに格納してしまう。そし
てその後でナンドゲート１３-4の出力信号＊G03
を利用し、０系に与えることによつて信号（Ｔ）
で必ず第３番目のシステムクロツクでオンになる
ので第５図のCK0が発生される。あとは、第２図
で説明したのと同様にCYC信号との条件をとり
ながらシフト動作を行なつてCK1，CK2、を発生
させてゆく。CYC信号は、第５図に示すように
ウエイ３のデータを一斉に格納したあとでは、
CLK0，CLK1，CLK2に示すパルスが３つだけに
止まるようにCYCのオン時間を従来のものより
もパルス１つ分だけ短かくしておく。したがつ
て、このCYCにより４発目のパルスCK3は抑圧さ
れ、インバータ１９の出力信号IKがそれに代
る。したがつて該IK信号と、CK0，CK1，CK2の
４つのパルスがセツトクロツクとなつて第５図に
示すようなCLK0〜CLK3が発生される。したが
つて、ウエイ３のデータが一斉に格納されていた
各レジスタは、ウエイ０についてはCLK0のセツ
トクロツクによりウエイ０のデータを格納したあ
と、順次、ウエイ１，２、についても再度クロツ
クを与えて各データを格納する。そしてウエイ３
のみが最初のIK信号によるクロツクのみで終る
ためにその時にセツトされた値がそのまま残るこ
とになり、４ウエイのデータをすべて格納でき
る。
このようにしてアドレスのデコードに先立ち、
同一データを先ず全レジスタに記入し、それから
デコードの結果により他のレジスタにデータを記
入することにより、結果として全レジスタに必要
なデータを早く記入することができる。
同一データを先ず全レジスタに記入し、それから
デコードの結果により他のレジスタにデータを記
入することにより、結果として全レジスタに必要
なデータを早く記入することができる。
(7) 発明の効果
以上述べたように、従来の回路ではデコーダの
デコード時間の長さがシステムクロツクに影響を
与えていたので、利用される該システムクロツク
の速度を考慮してセツトクロツクの発生開始時点
を決めなければならなかつたのに対し、本発明に
おいてはデコーダのデコード時間に関係なく、セ
ツトクロツクを迅速に発生することができ、した
がつてシステムクロツクの周期（速度）に左右さ
れない。したがつて、システムクロツクを高速化
しても確実な動作が可能であると共に、システム
クロツクに同期させるための特別な回路が不要に
なるので、回路構成も簡素化される。またたと
え、システムクロツクの周期に変化があつたとし
ても、本発明の回路においてはその変化に追従で
きる。
デコード時間の長さがシステムクロツクに影響を
与えていたので、利用される該システムクロツク
の速度を考慮してセツトクロツクの発生開始時点
を決めなければならなかつたのに対し、本発明に
おいてはデコーダのデコード時間に関係なく、セ
ツトクロツクを迅速に発生することができ、した
がつてシステムクロツクの周期（速度）に左右さ
れない。したがつて、システムクロツクを高速化
しても確実な動作が可能であると共に、システム
クロツクに同期させるための特別な回路が不要に
なるので、回路構成も簡素化される。またたと
え、システムクロツクの周期に変化があつたとし
ても、本発明の回路においてはその変化に追従で
きる。
第１図は本発明が適用される原理図であり、第
２図は従来技術によるデータ転送方式を実現する
回路、第３図は第２図の回路の動作を説明するタ
イミング図、第４図は本発明によるデータ転送方
式を実現する回路、第５図は第４図の動作を説明
するタイミング図である。 （図中）、１１は遅延回路、１２はデコーダ、
１３，１６はナンドゲート、１４，２０はノアゲ
ート、１７はＪ−Ｋフリツプフロツプ、１８，１
９はインバータ、２１はアンドゲート、２２はイ
ンバータを夫々示す。
２図は従来技術によるデータ転送方式を実現する
回路、第３図は第２図の回路の動作を説明するタ
イミング図、第４図は本発明によるデータ転送方
式を実現する回路、第５図は第４図の動作を説明
するタイミング図である。 （図中）、１１は遅延回路、１２はデコーダ、
１３，１６はナンドゲート、１４，２０はノアゲ
ート、１７はＪ−Ｋフリツプフロツプ、１８，１
９はインバータ、２１はアンドゲート、２２はイ
ンバータを夫々示す。
Claims (1)
- １ 任意のアドレスを指定し、次いで規則的に順
次アドレスを変化させてデータの転送、格納を行
なう時分割式データ転送方式において、転送され
た最初の時分割データを、それらのアドレスに無
関係に複数のレジスタに一旦格納し、次いで二番
目以後の前記データについては、それらのアドレ
スにしたがつて、最初に格納された前記レジスタ
の各データに重畳させて格納させることによつて
完全にクロツク同期させることを特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279482A JPS58169387A (ja) | 1982-03-31 | 1982-03-31 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279482A JPS58169387A (ja) | 1982-03-31 | 1982-03-31 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169387A JPS58169387A (ja) | 1983-10-05 |
| JPS6226743B2 true JPS6226743B2 (ja) | 1987-06-10 |
Family
ID=12924737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279482A Granted JPS58169387A (ja) | 1982-03-31 | 1982-03-31 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169387A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327672U (ja) * | 1989-03-29 | 1991-03-20 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60204053A (ja) * | 1984-03-27 | 1985-10-15 | Fujitsu Ltd | 転送デ−タの選択制御方式 |
-
1982
- 1982-03-31 JP JP5279482A patent/JPS58169387A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327672U (ja) * | 1989-03-29 | 1991-03-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169387A (ja) | 1983-10-05 |
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