JPH04145747A - 並列信号処理回路 - Google Patents
並列信号処理回路Info
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- JPH04145747A JPH04145747A JP26978990A JP26978990A JPH04145747A JP H04145747 A JPH04145747 A JP H04145747A JP 26978990 A JP26978990 A JP 26978990A JP 26978990 A JP26978990 A JP 26978990A JP H04145747 A JPH04145747 A JP H04145747A
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列信号処理回路に関し、特にデジタル通信
方式におけるデジタル信号処理量がタイムスロットの時
間に比して大きい場合に、データ信号処理回路を並列に
設置して信号処理時間を確保する並列信号処理回路に関
する。
方式におけるデジタル信号処理量がタイムスロットの時
間に比して大きい場合に、データ信号処理回路を並列に
設置して信号処理時間を確保する並列信号処理回路に関
する。
一般に、データ信号処理図−路において、１タイムスロ
ット中のデータＮビットを−たんメモリ回路に蓄積した
後に、入力データ速度に比べて高速なりロックを用いて
先にメモリ回路に蓄積されたデータを読み出し、書き込
みをしながら信号処理を行い、さらに、もとのデータ速
度に変換した後、出力するというものがある。このよう
なデータ信号処理回路の例として蓄積−括復調器がある
。この復調器は、蓄積された一定のデータ系列を一括処
理してキャリア再生、クロック再生等を行い、復調する
ものである。この様な回路において、信号処理量がタイ
ムスロット時間に比べて大きい場合に、その信号処理時
間を確保するためにデータ信号処理回路を並列に設置す
ることが考えられる。従来のこの種の並列信号処理回路
を第３図の構成図、および第４図のタイムチャートによ
り説明する。第３図において、入力データＡ１は、分配
器１１において制御器１２からの制御信号Ｃ１によって
１タイムスロツト分のデータＮビットに区切られて順次
、それぞれ４個の信号処理回路５０〜５３内のメモリ１
３Ａ〜１３Ｄに送られる６例えば第４図においてスロッ
ト番号１のタイムスロットのデータＤ１は、制御信号Ｃ
３１の制御に従いメモリ１０３の第１タイムスロツトに
書き込まれる。信号処理器１４Ａは、第２．３゜４タイ
ムスロツトの３スロツトの時間帯で、メモリ１３Ａに対
し、制御信号Ｃ４１を出力しながらメモリ１３Ａに書き
込まれているＤｌを読み出したり、又、信号処理器内部
の処理過程中のデータを再度書き込みする。さらに、信
号処理器１４Ａに内蔵されている発振器より供給される
高速クロックで所定の信号処理を行い速度変換器１５Ａ
に出力する。この場合に信号処理器１４Ａ内の処理は高
速クロックで行なわれているために、速度変換器１５Ａ
へ出力されるデータは、高速クロックのビット幅である
。従って、速度変換器１５Ａは、入力データＡｌと同じ
データ速度のビット幅にもどして、第５タイムスロツト
の時点において、処理されたＮビットのデータ系列Ｄ１
′を出力する。一方、信号処理器１４ＡのＤｌの処理が
第４タイムスロツトで終了しているので、１タイムスロ
ツト休止した後にメモリ１３Ａの新たな入力データＤ５
を読み出して前述と同様の手順てデータＤ５の信号処理
を行う、一方、第２．３．４タイムスロツトのデータＤ
２．Ｄ３．Ｄ４はそれぞれ信号処理器１４Ｂ、１４Ｃ，
１４Ｄにおいて、前述と同様の処理を行い、それぞれ第
６゜７．８タイムスロツトにおいて、信号処理されたデ
ータＤ２’ 、Ｄ３’ 、Ｄ４’を速度変換器１５Ｂ、
１５Ｃ，１５Ｄから出力する。信号処理回路５０〜５３
より出力されたＤ１′〜Ｄ４’は選択回路５において制
御器１２より入力される制御信号Ｃ２により選択され１
系列に変換され出力データＡ２を出力する。なお、制御
器２は、外部回路よりスロットタイミング及び入力デー
タＡ１に同期したクロックを入力して、入力データＡＩ
をスロットごとのデータ信号処理回路５０〜５３へ分配
する。ここで第４図を見るとわかるように、信号処理器
１４Ａ〜１４Ｄの各タイムスロットのデータに対する処
理時間が３タイムスロツト必要とする場合には、処理さ
れたデータＤＩ’ Ｄ２’Ｄ３’等を連続して出力し
ようとすると、４個のメモリ、信号処理器、速度変換器
を必要とする。
ット中のデータＮビットを−たんメモリ回路に蓄積した
後に、入力データ速度に比べて高速なりロックを用いて
先にメモリ回路に蓄積されたデータを読み出し、書き込
みをしながら信号処理を行い、さらに、もとのデータ速
度に変換した後、出力するというものがある。このよう
なデータ信号処理回路の例として蓄積−括復調器がある
。この復調器は、蓄積された一定のデータ系列を一括処
理してキャリア再生、クロック再生等を行い、復調する
ものである。この様な回路において、信号処理量がタイ
ムスロット時間に比べて大きい場合に、その信号処理時
間を確保するためにデータ信号処理回路を並列に設置す
ることが考えられる。従来のこの種の並列信号処理回路
を第３図の構成図、および第４図のタイムチャートによ
り説明する。第３図において、入力データＡ１は、分配
器１１において制御器１２からの制御信号Ｃ１によって
１タイムスロツト分のデータＮビットに区切られて順次
、それぞれ４個の信号処理回路５０〜５３内のメモリ１
３Ａ〜１３Ｄに送られる６例えば第４図においてスロッ
ト番号１のタイムスロットのデータＤ１は、制御信号Ｃ
３１の制御に従いメモリ１０３の第１タイムスロツトに
書き込まれる。信号処理器１４Ａは、第２．３゜４タイ
ムスロツトの３スロツトの時間帯で、メモリ１３Ａに対
し、制御信号Ｃ４１を出力しながらメモリ１３Ａに書き
込まれているＤｌを読み出したり、又、信号処理器内部
の処理過程中のデータを再度書き込みする。さらに、信
号処理器１４Ａに内蔵されている発振器より供給される
高速クロックで所定の信号処理を行い速度変換器１５Ａ
に出力する。この場合に信号処理器１４Ａ内の処理は高
速クロックで行なわれているために、速度変換器１５Ａ
へ出力されるデータは、高速クロックのビット幅である
。従って、速度変換器１５Ａは、入力データＡｌと同じ
データ速度のビット幅にもどして、第５タイムスロツト
の時点において、処理されたＮビットのデータ系列Ｄ１
′を出力する。一方、信号処理器１４ＡのＤｌの処理が
第４タイムスロツトで終了しているので、１タイムスロ
ツト休止した後にメモリ１３Ａの新たな入力データＤ５
を読み出して前述と同様の手順てデータＤ５の信号処理
を行う、一方、第２．３．４タイムスロツトのデータＤ
２．Ｄ３．Ｄ４はそれぞれ信号処理器１４Ｂ、１４Ｃ，
１４Ｄにおいて、前述と同様の処理を行い、それぞれ第
６゜７．８タイムスロツトにおいて、信号処理されたデ
ータＤ２’ 、Ｄ３’ 、Ｄ４’を速度変換器１５Ｂ、
１５Ｃ，１５Ｄから出力する。信号処理回路５０〜５３
より出力されたＤ１′〜Ｄ４’は選択回路５において制
御器１２より入力される制御信号Ｃ２により選択され１
系列に変換され出力データＡ２を出力する。なお、制御
器２は、外部回路よりスロットタイミング及び入力デー
タＡ１に同期したクロックを入力して、入力データＡＩ
をスロットごとのデータ信号処理回路５０〜５３へ分配
する。ここで第４図を見るとわかるように、信号処理器
１４Ａ〜１４Ｄの各タイムスロットのデータに対する処
理時間が３タイムスロツト必要とする場合には、処理さ
れたデータＤＩ’ Ｄ２’Ｄ３’等を連続して出力し
ようとすると、４個のメモリ、信号処理器、速度変換器
を必要とする。
かつ、例えば信号処理器１４Ａが次のデータＤ５の処理
を行う場合には、メモリ１３ＡがデータＤ５を書き込ん
でいる間、１タイムスロツト休止する形態になっていた
。
を行う場合には、メモリ１３ＡがデータＤ５を書き込ん
でいる間、１タイムスロツト休止する形態になっていた
。
上述した従来の並列信号処理回路ではメモリへ分配器よ
り送られてきた次のデータを書き込む際に、信号処理器
は各信号処理器に対応するメモリが１つなので、信号処
理器は書き込みタイムスロットの時間だけ休止しなけれ
ばならない欠点がある。また、このような信号処理回路
の処理手順の場合に、１タイムスロツトのデータ処理時
間として３タイムスロツト相当の時間を必要とすると、
４系統の信号処理回路を必要として冗長な回路構成とな
る欠点がある。
り送られてきた次のデータを書き込む際に、信号処理器
は各信号処理器に対応するメモリが１つなので、信号処
理器は書き込みタイムスロットの時間だけ休止しなけれ
ばならない欠点がある。また、このような信号処理回路
の処理手順の場合に、１タイムスロツトのデータ処理時
間として３タイムスロツト相当の時間を必要とすると、
４系統の信号処理回路を必要として冗長な回路構成とな
る欠点がある。
本発明の並列信号処理回路は入力される連続したタイム
スロットに配列されたデータを前記タイムスロット単位
で順次分配する分配器と、前記分配器から出力されるタ
イムスロット単位のデータを並列処理するＮ（Ｎは整数
）個の信号処理回路と、外部から入力される前記タイム
スロットのタイミング信号とクロックにより前記分配器
と前記信号処理回路のそれぞれを制御する制御回路と、
前記信号処理回路の出力信号を前記制御回路の制御信号
により時系列にデータを出力する選択回路とを有する並
列信号処理回路において、前記信号処理回路のそれぞれ
が、前記入力されるタイムスロットに配列されたデータ
の第１のタイムスロットのデータを記憶する第１のメモ
リと、前記第１のタイムスロットの記憶時点から起算し
てＮ−１個のタイムスロットに対応する時間内に第２の
タイムスロットのデータを記憶する第２のメモリとを有
する。
スロットに配列されたデータを前記タイムスロット単位
で順次分配する分配器と、前記分配器から出力されるタ
イムスロット単位のデータを並列処理するＮ（Ｎは整数
）個の信号処理回路と、外部から入力される前記タイム
スロットのタイミング信号とクロックにより前記分配器
と前記信号処理回路のそれぞれを制御する制御回路と、
前記信号処理回路の出力信号を前記制御回路の制御信号
により時系列にデータを出力する選択回路とを有する並
列信号処理回路において、前記信号処理回路のそれぞれ
が、前記入力されるタイムスロットに配列されたデータ
の第１のタイムスロットのデータを記憶する第１のメモ
リと、前記第１のタイムスロットの記憶時点から起算し
てＮ−１個のタイムスロットに対応する時間内に第２の
タイムスロットのデータを記憶する第２のメモリとを有
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図、第２図は本実施例
のタイムチャートである。入力データＡ１は、分配器１
０１において、制御器１０２からの制御信号Ｃ１０１に
よって、１タイムスロツト分のデータＮビットに区切ら
れて順次それぞれ３個の２ボートメモリ１０３，１１３
，１２３に送られる。例えば第２図において、スロット
信号１のタイムスロットのデータＤ１は２ボートメモリ
１０３の領域Ａに書き込まれ、データＤ２．データＤ３
は２ボートメモリ１１３，１２３の領域Ａに書き込まれ
る。ここで本発明における２ボートメモリ１０３，１１
３，１２３は２つ以上のメモリ領域を有しており、メモ
リへのアクセスを分配器側からの書き込みと、信号処理
器側からの読み出しと独立に行えるいわゆる２ボ一トＲ
ＡＭの構成になっている。したがってＡ領域内のメモリ
か信号処理器１０４，１１４，１２４とデータの授受を
している間でも、新たなデータをＢ領域に書き込むこと
ができる。この制御は制御器１０２に入力されるスロッ
トタイミングとクロックをもとに制御信号Ｃ１３１，１
３２，１３３の制御により行われる。信号処理器１０４
は第２．３．４タイムスロツトの時間帯において、２ボ
ートメモリ１０３のＡ領域に書き込まれているＤｌを読
み出して処理し、処理過程中のデータを再度書き込みを
する。さらに内部高速クロックで高速化の信号処理を行
い、速度変換器１０５から出力する。
のタイムチャートである。入力データＡ１は、分配器１
０１において、制御器１０２からの制御信号Ｃ１０１に
よって、１タイムスロツト分のデータＮビットに区切ら
れて順次それぞれ３個の２ボートメモリ１０３，１１３
，１２３に送られる。例えば第２図において、スロット
信号１のタイムスロットのデータＤ１は２ボートメモリ
１０３の領域Ａに書き込まれ、データＤ２．データＤ３
は２ボートメモリ１１３，１２３の領域Ａに書き込まれ
る。ここで本発明における２ボートメモリ１０３，１１
３，１２３は２つ以上のメモリ領域を有しており、メモ
リへのアクセスを分配器側からの書き込みと、信号処理
器側からの読み出しと独立に行えるいわゆる２ボ一トＲ
ＡＭの構成になっている。したがってＡ領域内のメモリ
か信号処理器１０４，１１４，１２４とデータの授受を
している間でも、新たなデータをＢ領域に書き込むこと
ができる。この制御は制御器１０２に入力されるスロッ
トタイミングとクロックをもとに制御信号Ｃ１３１，１
３２，１３３の制御により行われる。信号処理器１０４
は第２．３．４タイムスロツトの時間帯において、２ボ
ートメモリ１０３のＡ領域に書き込まれているＤｌを読
み出して処理し、処理過程中のデータを再度書き込みを
する。さらに内部高速クロックで高速化の信号処理を行
い、速度変換器１０５から出力する。
すなわち、速度変換器１０５は、信号処理器１０４より
入力された処理済データを入力データＡ１と同じタイム
スロットのビット幅にもどして、スロット番号５の時点
のタイムスロットに処理されたＮビットのデータ系列Ｄ
Ｉ’として出力する。信号処理器１０４は、前述のよう
にタイムスロット２，３．４のタイムスロットまで、デ
ータＤ１の処理を行っているので、スロット番号５のタ
イムスロットからは次のデータの信号処理を行うことが
できる０次の信号処理のために、２ボートメモリ１０３
のＢ領域には次に処理すべきデータＤ４をスロット番号
４のタイムスロットにおいて書き込む。信号処理器１０
４はＤ４の信号処理をスロット番号５，６．７のタイム
スロットにおいて行うことができる。一方、スロット番
号２．３のタイムスロットのデータＤ２．Ｄ３は、２ボ
ートメモリ１１３，１２３に書き込まれており、それぞ
れ信号処理器１１４，１２４において、前述と同様の処
理を行い、それぞれスロット番号６，７のタイムスロッ
トにおいて速度変換器１１５．１２５から処理済データ
Ｄ２” 、Ｄ３’を出力する。選択器１０６は速度変換
されたデータＤ１′、Ｄ２’ 、Ｄ３’を制御信号Ｃｌ
Ｏ２により順次出力データＡ２として出力して行く。
入力された処理済データを入力データＡ１と同じタイム
スロットのビット幅にもどして、スロット番号５の時点
のタイムスロットに処理されたＮビットのデータ系列Ｄ
Ｉ’として出力する。信号処理器１０４は、前述のよう
にタイムスロット２，３．４のタイムスロットまで、デ
ータＤ１の処理を行っているので、スロット番号５のタ
イムスロットからは次のデータの信号処理を行うことが
できる０次の信号処理のために、２ボートメモリ１０３
のＢ領域には次に処理すべきデータＤ４をスロット番号
４のタイムスロットにおいて書き込む。信号処理器１０
４はＤ４の信号処理をスロット番号５，６．７のタイム
スロットにおいて行うことができる。一方、スロット番
号２．３のタイムスロットのデータＤ２．Ｄ３は、２ボ
ートメモリ１１３，１２３に書き込まれており、それぞ
れ信号処理器１１４，１２４において、前述と同様の処
理を行い、それぞれスロット番号６，７のタイムスロッ
トにおいて速度変換器１１５．１２５から処理済データ
Ｄ２” 、Ｄ３’を出力する。選択器１０６は速度変換
されたデータＤ１′、Ｄ２’ 、Ｄ３’を制御信号Ｃｌ
Ｏ２により順次出力データＡ２として出力して行く。
以上説明したように、本発明は従来の２倍のメモリ領域
を保有しており、がっ、書き込みと読み出しが独立にア
クセスできるようなメモリにすることにより、信号処理
器を休止することなしに動作させることができる効果が
ある。したがって、信号処理回路の系統を１個、少なく
する構成とすることができるので、低コストになるとと
もに、ハード回路も少なくなるという効果がある。
を保有しており、がっ、書き込みと読み出しが独立にア
クセスできるようなメモリにすることにより、信号処理
器を休止することなしに動作させることができる効果が
ある。したがって、信号処理回路の系統を１個、少なく
する構成とすることができるので、低コストになるとと
もに、ハード回路も少なくなるという効果がある。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を示すタイムチャート、第３図は従来の並列信号処
理回路の構成図、第４図は従来例の動作を示すタイムチ
ャートである。 １１．１０１・・・分配器、１２，１０２・・・制御器
、１０３．１１３，１２３・・・２ポートメモリ、１３
Ａ、Ｂ、Ｃ，Ｄ・・・メモリ、１４Ａ、Ｂ、Ｃ，Ｄ。 １０４．１１４，１２４・・・信号処理器、１５Ａ。 Ｂ、Ｃ，Ｄ、１０５，１１５，１２５・・・速度変換器
、１６，１０６・・・選択器。
動作を示すタイムチャート、第３図は従来の並列信号処
理回路の構成図、第４図は従来例の動作を示すタイムチ
ャートである。 １１．１０１・・・分配器、１２，１０２・・・制御器
、１０３．１１３，１２３・・・２ポートメモリ、１３
Ａ、Ｂ、Ｃ，Ｄ・・・メモリ、１４Ａ、Ｂ、Ｃ，Ｄ。 １０４．１１４，１２４・・・信号処理器、１５Ａ。 Ｂ、Ｃ，Ｄ、１０５，１１５，１２５・・・速度変換器
、１６，１０６・・・選択器。
Claims (1)
- 【特許請求の範囲】 １、入力される連続したタイムスロットに配列されたデ
ータを前記タイムスロット単位で順次分配する分配器と
、前記分配器から出力されるタイムスロット単位のデー
タを並列処理するＮ（Ｎは整数）個の信号処理回路と、
外部から入力される前記タイムスロットのタイミング信
号とクロックにより前記分配器と前記信号処理回路のそ
れぞれを制御する制御回路と、前記信号処理回路の出力
信号を前記制御回路の制御信号により時系列にデータを
出力する選択回路とを有する並列信号処理回路において
、 前記信号処理回路のそれぞれが、前記入力されるタイム
スロットに配列されたデータの第１のタイムスロットの
データを記憶する第１のメモリと、前記第１のタイムス
ロットの記憶時点から起算してＮ−１個のタイムスロッ
トに対応する時間内に第２のタイムスロットのデータを
記憶する第２のメモリとを有することを特徴とする並列
信号処理回路。 ２、前記信号処理回路が前記第１のメモリに記憶されて
いるデータを読み出して処理している時間に前記第２の
メモリへの書き込みを行っていることを特徴とする請求
項１記載の並列信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978990A JPH04145747A (ja) | 1990-10-08 | 1990-10-08 | 並列信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978990A JPH04145747A (ja) | 1990-10-08 | 1990-10-08 | 並列信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145747A true JPH04145747A (ja) | 1992-05-19 |
Family
ID=17477184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26978990A Pending JPH04145747A (ja) | 1990-10-08 | 1990-10-08 | 並列信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946562A (en) * | 1996-07-24 | 1999-08-31 | International Business Machines Corporation | Polysilicon thin film transistors with laser-induced solid phase crystallized polysilicon channel |
-
1990
- 1990-10-08 JP JP26978990A patent/JPH04145747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946562A (en) * | 1996-07-24 | 1999-08-31 | International Business Machines Corporation | Polysilicon thin film transistors with laser-induced solid phase crystallized polysilicon channel |
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