JPH0546639B2 - - Google Patents
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- Publication number
- JPH0546639B2 JPH0546639B2 JP16611484A JP16611484A JPH0546639B2 JP H0546639 B2 JPH0546639 B2 JP H0546639B2 JP 16611484 A JP16611484 A JP 16611484A JP 16611484 A JP16611484 A JP 16611484A JP H0546639 B2 JPH0546639 B2 JP H0546639B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- output
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、書込み時に高電圧を必要とするメモ
リのデコーダ回路に関する。
リのデコーダ回路に関する。
CMOS（相補型MOS）のEPROM（電気的にプ
ログラム可能なROM）は書込み時にワード線お
よびビツト線を読出し時より高電圧にする必要が
ある。このためデコーダ回路も読出し時と書込み
時で異なる選択レベルを出力できるものでなけれ
ばならない。第２図はこの種のワード線デコーダ
の従来例で、３ビツトのアドレス入力a0／0〜
a2／2をデコードして８本のワード線の１本
（WL）を選択する例を示してある（ai／はaiま
たはという意味である）。使用するMOSトラン
ジスタは全てエンハンスメント型で、Qn1〜Qn5
はｎチヤネル、Qp1〜Qp3はｐチヤネルである。
電源には２種類あり、Vccは低電圧（例えば5V）
の固定電源、Vppiは書込み時に高電圧Vpp（例え
ば21V）になり、読出し時にはVccに切換わる電
源である。Vssはアースである。
ログラム可能なROM）は書込み時にワード線お
よびビツト線を読出し時より高電圧にする必要が
ある。このためデコーダ回路も読出し時と書込み
時で異なる選択レベルを出力できるものでなけれ
ばならない。第２図はこの種のワード線デコーダ
の従来例で、３ビツトのアドレス入力a0／0〜
a2／2をデコードして８本のワード線の１本
（WL）を選択する例を示してある（ai／はaiま
たはという意味である）。使用するMOSトラン
ジスタは全てエンハンスメント型で、Qn1〜Qn5
はｎチヤネル、Qp1〜Qp3はｐチヤネルである。
電源には２種類あり、Vccは低電圧（例えば5V）
の固定電源、Vppiは書込み時に高電圧Vpp（例え
ば21V）になり、読出し時にはVccに切換わる電
源である。Vssはアースである。
トランジスタQn1〜Qn3とQp1は３入力のナン
ドゲートを構成し、３入力が共にＨ（ハイ）レベ
ルのときだけ出力ＸをＬ（ロー）レベルにする。
ナンドゲートの出力ＸはトランスフアゲートQn4
を通してCMOSインバータを構成するトランジ
スタQn5，Qp3のゲートに印加され、Ｘ＝Ｌのと
きはトランジスタQn5をオフ、Qp3をオンにする。
従つて、ワード線WLのレベルはＨ（選択）にな
る。逆にＸ＝ＨのときはトランジスタQn5がオ
ン、Qp3がオフであるからワード線WLはＬ（非選
択）になる。
ドゲートを構成し、３入力が共にＨ（ハイ）レベ
ルのときだけ出力ＸをＬ（ロー）レベルにする。
ナンドゲートの出力ＸはトランスフアゲートQn4
を通してCMOSインバータを構成するトランジ
スタQn5，Qp3のゲートに印加され、Ｘ＝Ｌのと
きはトランジスタQn5をオフ、Qp3をオンにする。
従つて、ワード線WLのレベルはＨ（選択）にな
る。逆にＸ＝ＨのときはトランジスタQn5がオ
ン、Qp3がオフであるからワード線WLはＬ（非選
択）になる。
Qp2はワード線レベルを安定に保持するために
必要なラツチ用のプルアツプトランジスタであ
る。つまり、書込み時にはVppi＝Vppになり入
力Ｘを供給するナンドゲートの電源は依然Vccで
あるから、このまゝではインバータの動作が不安
定になる。即ちＸ＝Ｈとなつてもインバータのゲ
ートに印加される電圧はVccでしかなく、これで
はVppで動作するインバータの出力が完全にＬに
はならないからである。そこでこのWL＝Ｌをト
ランジスタQp2に帰還してオンさせることにより
トランジスタQn5とトランジスタQp3のゲートに
高電圧Vppを印加し、ワード線WLを完全にＬ
（非選択）にする。このときVpp系とVcc系がシ
ヨートしないようにする必要があり、これはトラ
ンジスタQn4が設けられていることで確保され
る。即ちトランジスタQp2がインバータのゲート
電圧をVppへプルアツプすればトランジスタQn4
はカツトオフになる。Ｘ＝Ｌ（選択）のときは
WL＝ＨとなるのでトランジスタQp2はオフにな
り、トランジスタQp3が完全にオンしてワード線
WLはVppになる。読出し時はVppiがVccとなる
だけで基本的な動作は変らない。
必要なラツチ用のプルアツプトランジスタであ
る。つまり、書込み時にはVppi＝Vppになり入
力Ｘを供給するナンドゲートの電源は依然Vccで
あるから、このまゝではインバータの動作が不安
定になる。即ちＸ＝Ｈとなつてもインバータのゲ
ートに印加される電圧はVccでしかなく、これで
はVppで動作するインバータの出力が完全にＬに
はならないからである。そこでこのWL＝Ｌをト
ランジスタQp2に帰還してオンさせることにより
トランジスタQn5とトランジスタQp3のゲートに
高電圧Vppを印加し、ワード線WLを完全にＬ
（非選択）にする。このときVpp系とVcc系がシ
ヨートしないようにする必要があり、これはトラ
ンジスタQn4が設けられていることで確保され
る。即ちトランジスタQp2がインバータのゲート
電圧をVppへプルアツプすればトランジスタQn4
はカツトオフになる。Ｘ＝Ｌ（選択）のときは
WL＝ＨとなるのでトランジスタQp2はオフにな
り、トランジスタQp3が完全にオンしてワード線
WLはVppになる。読出し時はVppiがVccとなる
だけで基本的な動作は変らない。
上述した回路構成のデコーダは素子数が多く、
また配線数も多いので、高集積化の妨げとなる。
つまり、ワードデコーダは各ワード線に設けら
れ、これが狭いピツチではレイアウトできないと
なると、各ワード線のピツチを広げざるを得ず、
全体として占める面積が広くなり高集積化できな
い。そこで、本発明ではデコーダ回路の構成を改
良して素子数を減らし、また配線数も減らすこと
で狭いピツチでのレイアウトを可能とし、高集積
化の要望に応えようとするものである。
また配線数も多いので、高集積化の妨げとなる。
つまり、ワードデコーダは各ワード線に設けら
れ、これが狭いピツチではレイアウトできないと
なると、各ワード線のピツチを広げざるを得ず、
全体として占める面積が広くなり高集積化できな
い。そこで、本発明ではデコーダ回路の構成を改
良して素子数を減らし、また配線数も減らすこと
で狭いピツチでのレイアウトを可能とし、高集積
化の要望に応えようとするものである。
本発明のデコーダ回路は、アドレス入力をデコ
ードする論理ゲートと、該論理ゲートのデコード
出力に応じて、書込み時には読出し時よりも高い
電圧の駆動用出力信号う発生する出力回路とから
成り、前記論理ゲートは、書込み時と読出し時と
で電圧が高低に切換わる電源で動作され且つデプ
リシヨン型トランジスタから成る定電流負荷を有
するゲート回路で構成され、前記出力回路は、前
記電源で動作されるCMOSインバータで構成さ
れたことを特徴とするものである。
ードする論理ゲートと、該論理ゲートのデコード
出力に応じて、書込み時には読出し時よりも高い
電圧の駆動用出力信号う発生する出力回路とから
成り、前記論理ゲートは、書込み時と読出し時と
で電圧が高低に切換わる電源で動作され且つデプ
リシヨン型トランジスタから成る定電流負荷を有
するゲート回路で構成され、前記出力回路は、前
記電源で動作されるCMOSインバータで構成さ
れたことを特徴とするものである。
ナンドゲートの負荷をデプリシヨン型トランジ
スタによる定電流源にすると、該ナンドゲートの
電源をインバータと同じ電源にすることができ
る。このためナンドゲートの非選択出力は書込み
時に高電圧になるので、プルアツプ用のトランジ
スタQp2およびその配線L1が省略でき、またそれ
に伴ない電源シヨート防止用のトランジスタQn4
も不要になる。
スタによる定電流源にすると、該ナンドゲートの
電源をインバータと同じ電源にすることができ
る。このためナンドゲートの非選択出力は書込み
時に高電圧になるので、プルアツプ用のトランジ
スタQp2およびその配線L1が省略でき、またそれ
に伴ない電源シヨート防止用のトランジスタQn4
も不要になる。
以下、図面を参照しながら本発明の実施例を説
明する。
明する。
第１図は本発明の一実施例で、第２図と同一部
分には同一符号が付してある。本例が第２図と異
なる点は、第１にQn1〜Qn3を駆動トランジスタ
とするナンドゲートの負荷をデプリシヨン
（depletion）型のｎチヤネルMISトランジスタ
Qndに代え、第２に該ナンドゲートの電源を
Vppiにし、第３に該ナンドゲートの出力Ｘで直
接CMOSインバータを駆動するようにしたこと
である。
分には同一符号が付してある。本例が第２図と異
なる点は、第１にQn1〜Qn3を駆動トランジスタ
とするナンドゲートの負荷をデプリシヨン
（depletion）型のｎチヤネルMISトランジスタ
Qndに代え、第２に該ナンドゲートの電源を
Vppiにし、第３に該ナンドゲートの出力Ｘで直
接CMOSインバータを駆動するようにしたこと
である。
従つて、第２図のトランジスタQp2，Qn4は省
略され、また帰還用の配線L1も省略されている。
更にはｐチヤネルトランジスタを形成するｎ−
wellが１つで済む（第２図では２つ必要）。代り
にデプリシヨン型のトランジスタQndのチヤネル
を形成するためのイオン注入工程が１回余分に増
えるが、これは集積度向上の妨げにはならない。
かかる回路構成とすることで、第２図の場合
48μm必要であつたピツチ（デコーダ回路を配列
するピツチ）が24μmに半減した。また電源も
Vppi系統だけで済む。
略され、また帰還用の配線L1も省略されている。
更にはｐチヤネルトランジスタを形成するｎ−
wellが１つで済む（第２図では２つ必要）。代り
にデプリシヨン型のトランジスタQndのチヤネル
を形成するためのイオン注入工程が１回余分に増
えるが、これは集積度向上の妨げにはならない。
かかる回路構成とすることで、第２図の場合
48μm必要であつたピツチ（デコーダ回路を配列
するピツチ）が24μmに半減した。また電源も
Vppi系統だけで済む。
以下、動作を説明する。ナンドゲートの出力Ｘ
はアドレス入力が全てＨのときにＬとなる。この
Ｌレベルは第２図と同様、読出し時も書込み時も
Vssである。しかし、Ｈレベルは読出し時に
Vcc、書込み時にVppに切換わる。これはナンド
ゲートの電源もVppiにし負荷トランジスタはデ
プリシヨン型にしたためである。このため、同じ
くVppiで動作するCMOSインバータを直接駆動
しても問題が生じない。つまり、第２図のトラン
ジスタQn4，Qp2が不要になるのである。但し、
このためにはノアゲートの負荷が定電流源でなけ
ればならない。何故ならば、第２図のようにトラ
ンジスタQp1のままにしておくと、Vppi＝Vppの
ときに該トランジスタに流れる電流が大きくなり
過ぎ、その電流をトランジスタQn1〜Qn3で引い
てもよほどトランジスタサイズが大きくなければ
出力ＸをＬ＝Vssに落としきれないからである。
はアドレス入力が全てＨのときにＬとなる。この
Ｌレベルは第２図と同様、読出し時も書込み時も
Vssである。しかし、Ｈレベルは読出し時に
Vcc、書込み時にVppに切換わる。これはナンド
ゲートの電源もVppiにし負荷トランジスタはデ
プリシヨン型にしたためである。このため、同じ
くVppiで動作するCMOSインバータを直接駆動
しても問題が生じない。つまり、第２図のトラン
ジスタQn4，Qp2が不要になるのである。但し、
このためにはノアゲートの負荷が定電流源でなけ
ればならない。何故ならば、第２図のようにトラ
ンジスタQp1のままにしておくと、Vppi＝Vppの
ときに該トランジスタに流れる電流が大きくなり
過ぎ、その電流をトランジスタQn1〜Qn3で引い
てもよほどトランジスタサイズが大きくなければ
出力ＸをＬ＝Vssに落としきれないからである。
そこで本例ではｎチヤネル型のデプリシヨン
MISトランジスタQndを用いて定電流負荷を構成
する。このようにすると、VppiがVppでもVcc
でも流れる電流はほぼ一定であるから、ある程度
のサイズのトランジスタQn1〜Qn3でＸ＝Ｌを確
実にVssに低下させ得る。勿論、トランジスタ
Qn1〜Qn3の１つでもオフになれば、トランジス
タQndはデプリシヨン型であるので出力ＸはVpp
（書込み時）またはVcc（読出し時）になる。
MISトランジスタQndを用いて定電流負荷を構成
する。このようにすると、VppiがVppでもVcc
でも流れる電流はほぼ一定であるから、ある程度
のサイズのトランジスタQn1〜Qn3でＸ＝Ｌを確
実にVssに低下させ得る。勿論、トランジスタ
Qn1〜Qn3の１つでもオフになれば、トランジス
タQndはデプリシヨン型であるので出力ＸはVpp
（書込み時）またはVcc（読出し時）になる。
以上述べたように本発明によれば、少ない素子
数および配線数でCMOS型のデコーダ回路を構
成できるので、狭いピツチでのレイアウトが可能
になり、集積度が向上する利点がある。
数および配線数でCMOS型のデコーダ回路を構
成できるので、狭いピツチでのレイアウトが可能
になり、集積度が向上する利点がある。
第１図は本発明の一実施例を示す回路図、第２
図は従来のデコーダ回路の一例を示す回路図であ
る。 図中、Qn1〜Qn3，Qndはノアゲートを構成す
るトランジスタ、Qn5，Qp3はCMOSインバータ
を構成するトランジスタである。
図は従来のデコーダ回路の一例を示す回路図であ
る。 図中、Qn1〜Qn3，Qndはノアゲートを構成す
るトランジスタ、Qn5，Qp3はCMOSインバータ
を構成するトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ アドレス入力をデコードする論理ゲートと、 該論理ゲートのデコード出力に応じて、書込み
時には読出し時よりも高い電圧の駆動用出力信号
を発生する出力回路とから成り、 前記論理ゲートは、書込み時と読出し時とで電
圧が高低に切換わる電源で動作され且つデプリシ
ヨン型トランジスタから成る定電流負荷を有する
ゲート回路で構成され、 前記出力回路は、前記電源で動作される
CMOSインバータで構成された ことを特徴とするデコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166114A JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
| US06/759,980 US4782247A (en) | 1984-08-08 | 1985-07-29 | Decoder circuit having a variable power supply |
| EP85109709A EP0171718B1 (en) | 1984-08-08 | 1985-08-02 | Decoder circuit in an ic memory chip |
| DE8585109709T DE3585573D1 (de) | 1984-08-08 | 1985-08-02 | Dekodierschaltung in einem integrierten speicherchip. |
| KR1019850005581A KR900002910B1 (ko) | 1984-08-08 | 1985-08-02 | Ic메모리 칩내의 디코더회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166114A JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145496A JPS6145496A (ja) | 1986-03-05 |
| JPH0546639B2 true JPH0546639B2 (ja) | 1993-07-14 |
Family
ID=15825281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166114A Granted JPS6145496A (ja) | 1984-08-08 | 1984-08-08 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145496A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722536B2 (ja) * | 1988-10-15 | 1998-03-04 | ソニー株式会社 | 不揮発性メモリのアドレスデコーダ回路 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| JPH0793026B2 (ja) * | 1989-09-20 | 1995-10-09 | 富士通株式会社 | デコーダ回路 |
| DE202006020464U1 (de) † | 2006-11-16 | 2008-09-18 | Rothe Erde Gmbh | Rollenlager, insbesondere mittenfreies Großwälzlager |
| US8737137B1 (en) * | 2013-01-22 | 2014-05-27 | Freescale Semiconductor, Inc. | Flash memory with bias voltage for word line/row driver |
| US20250141448A1 (en) * | 2021-09-13 | 2025-05-01 | Neologic Ltd. | Implementation of leakage-tolerant logic gates |
-
1984
- 1984-08-08 JP JP59166114A patent/JPS6145496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145496A (ja) | 1986-03-05 |
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